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对口高考计算机原理-3


CPU 的基本功能: 操作控制:一条指令的功能往往是由若干个操作信号的组合来实现的,因此,CPU 管理并产生 由内存取出的每条指令的操作信号, 把各种操作信号送往相应的部件, 从而控制这些部件按指令的要 求进行动作。 指令控制:程序的顺序控制。 时间控制:操作实施时间上的定时。 数据加工:对数据进行算术运算和逻辑运算处理。 CPU 的组成结构: ALU 表示算术逻辑运算单元 Ac

c 表示累加寄存器 CU 表示控制单元 PSWR 表示程序状态字寄存器 IR 表示指令寄存器 PC 表示程序记数器 MDR 表示存储器数据寄存器 MAR 表示存储器地址寄存器 运算器由算术逻辑运算单元(ALU)、累加寄存器、数据缓冲寄存器和程序状态寄存器组成,它是 数据加工处理部件。 运算器主要功能:执行所有的算术运算、逻辑运算,并可进行逻辑测试,如零值测试或两个值的 比较等。 控制器由程序计数器、指令寄存器、指令译码器、时序产生器和操作控制器组成,它是发布命令 的“决策机构” ,即完成协调和指挥整个计算机系统的操作。 控制器的主要功能有: 1.从主存中取出一条指令,并指出下一条指令在主存中的位置。 2.对指令进行译码或测试,产生相应的操作控制信号,以便启动规定的动作。 3.指挥并控制 CPU、主存和输入输出设备之间的数据流动方向。 CPU 中的寄存器是用来暂时保存运算和控制过程中的中间结果、最终结果以及控制、状态信息 的,它可以分为通用寄存器和专用寄存器两大类。 通用寄存器:可用来存放原始数据和运算结果,有的还可以作为变址寄存器、计数器、地址指针 等。现代计算机中为了减少访问存储器的次数,提高运算速度,往往在 CPU 中设置大量的通用寄存 器,少则几个,多则几十个,甚至上百个。 累加寄存器 Acc 也是一个通用寄存器,它用来暂时存放 ALU 运算的结果信息。运算器中至少要 有一个累加寄存器。 专用寄存器: 程序计数器(PC): 又称指令计数器, 用来存放正在执行的指令地址或接着要执行的下条指令地址。 顺序执行的情况,PC 的内容应不断地增量(加“1”),以控制指令的顺序执行。 需要改变程序执行顺序的情况时,将转移的目标地址送往 PC,即可实现程序的转移。 指令寄存器(IR):用来存放从存储器中取出的指令。当指令从主存取出暂存于指令寄存器之后, 在执行指令的过程中,指令寄存器的内容不允许发生变化,以保证实现指令的全部功能。 存储器数据寄存器(MDR):用来暂时存放由主存储器读出的一条指令或一个数据字;反之,当向 主存存入一条指令或一个数据字时,也暂时将它们存放在存储器数据寄存器中。 存储器地址寄存器(MAR):用来保存当前 CPU 所访问的主存单元的地址。由于主存和 CPU 之间 存在着操作速度上的差别, 所以必须使用地址寄存器来保持地址信息, 直到主存的读写操作完成为止。 当 CPU 和主存进行信息交换,无论是 CPU 向主存存取数据时,还是 CPU 从主存中读出指令时, 都要使用存储器地址寄存器和存储器数据寄存器。

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状态标志寄存器(PSWR):状态标志寄存器用来存放程序状态字(PSW)。程序状态字的各位表征 程序和机器运行的状态,是参与控制程序执行的重要依据之一。 它主要包括两部分内容:一是状态标志,如进位标志(C)、结果为零标志(Z)等,大多数指令的执 行将会影响到这些标志位;二是控制标志,如中断标志、陷阱标志等。 计算机系统主要由硬件和软件两大部分组成。 所谓硬件是指由五大基本部件组成的实际装置。 软 件则是为了方便用户使用计算机而编写的各种程序,最终转化成一系列机器指令后在计算机上执行。 计算机的指令是机器指令的简称, 是计算机硬件能够识别和执行的操作命令, 用二进制编码形式 表示。 指令系统是一台计算机所能执行的全部指令的集合。 一台计算机的指令系统越丰富,这台计算机的 CPU 越复杂,其处理能力也越强。 一个完善的指令系统应该具备如下几个方面的特性: 完备性:指用汇编语言编写各种程序时,指令系统直接提供的指令足够使用,而不必用软件来实 现。完备性要求指令系统丰富、功能齐全、使用方便。 有效性:指利用该指令系统所编写的程序能够高效率地运行。高效率主要是指时空效率,即程序 在执行时所占用的存储空间小而执行速度快。 规整性包括指令系统的对称性、匀齐性、指令格式和数据格式的一致性。 对称性: 在指令系统中所有的寄存器和存储器单元都可同等对待, 所有的指令都可使用各种寻址 方式。 匀齐性:一种操作性质的指令可以支持各种数据类型; 格式一致性:指令长度和数据长度有一定的关系,以方便处理和存取。 兼容性:主要指程序的移植性。至少要能做到”向上兼容” ,即低档机上运行的软件可以在高档 机上运行。 一般来说,指令包括操作码及地址码两部分。 操作码用来表示各种不同的操作,或者说操作码指明该指令执行什么类型的操作。 地址码指出被操作的数据在内存中存放的位置。 深入讨论指令的构成时,指令中还应以下信息:操作的种类和性质、操作数的存放地址、操作结 果存放地址、下条指令存放地址(保证程序能连续不断地执行下去,直到程序结束)。 指令中用不同的代码段表示上述不同信息,这种代码段的划分和含义,就是指令的编码方式,又 叫指令格式。 通常一条指令中包括操作码字段和若干个地址码字段。有些地址信息可以在指令中明显的给出, 称为显地址;也可以依照某种事先的约定,用隐含的方式给出,称为隐地址。 地址码结构: 根据指令中显地址的个数可以分为如下几种指令格式: 四地址指令: OP A1 A2 A3 A4 OP:操作码; A1:第一地址码,存放第一操作数; A2:第二地址码,存放第二操作数; A3:第三地址码,存放操作结果; A4:第四地址码,存放下条要执行指令的地址。 其中:Ai 表示地址,(Ai)表示存放于该地址中的内容。

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该指令完成的操作可示意为:(A1)OP(A2)→A3 三地址指令: OP A1 A2 A3 三地址指令中各项含义与四地址指令相同。由于采用了指令计数器(又称程序计数器,简称 PC), 省去了 A4 地址;用三地址指令编写的程序,其指令在内存中必须依次存放,才能利用程序计数器自 动增量的办法顺序执行。若程序要转向时,必须用转移指令改变程序的执行顺序。 二地址指令: OP A1 A2 OP:操作码; A1:既作第一操作数地址,又作目的地址; A2:第二操作数地址。 该指令完成的操作可示意为:(A1)OP(A2)→A1 使用二地址指令编写的程序, 其指令在内存中也要依次存放, 才能用程序计数器自动增量使之顺 序执行。若程序发生转向时,也必须用转移指令改变程序的执行顺序。当二地址指令执行之后,A1 中的内容被修改了。 一地址指令:指令中只给出一个操作数地址,另一个操作数地址和目的地址则是隐含的。这个隐 含的地址就是运算器的累加寄存器 Acc。 OP A 该指令完成的操作可示意为:(Acc)OP(A)→Acc 采用一地址指令编写的程序, 其指令在内存中也要顺序存放, 由程序计数器自动增量控制其顺序 执行。程序转向时,也用转移指令改变程序的执行方向。在程序执行前,必须用一条“取数指令”把 其中一个操作数放到累加寄存器中。 程序结束后, 累加寄存器的内容已被修改。 若要将累加寄存器中的结果送回内存, 则必须使用 “存 数指令” 。 零地址指令:没有操作数地址的指令称为零地址指令。 OP 执行零地址指令时,被运算的操作数地址全部是隐含的,指令格式中只说明作什么操作。如停机 指令就是零地址指令。 操作码表示该指令应进行什么性质的操作。 组成操作码字段的位数一般取决于计算机指令系统的 规模,也就是说操作码所占的二进制位数越多,这台计算机所能允许的指令的条数也就越多。 操作码字段的编码方案分两种类型: 第一种类型就是采用定长操作码形式编码,也就是说操作码长度固定不变。若操作码的长度为 k 位二进制位,则它最多只能有 2K 条不同的指令 特点:有利于简化硬件设计,减少指令译码时间,广泛用于字长较长的大、中型计算机和超级小 型计算机中。 第二种类型采用可变长度操作码格式,各种指令操作码的位数不同,即操作码的长度是可变的, 且分散地放在指令的不同字段中。 特点:有利于压缩程序中操作码的平均长度,在字长较短的微型机中被广泛应用。 寻址指的是寻找操作数的地址或下一条将要执行的指令地址。 指令寻址可分为顺序寻址和跳跃寻址。 顺序寻址可通过程序计数器 PC 加“1” ,自动形成下一条指令的地址。

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跳跃寻址是指程序执行转移指令,需要通过程序转移类指令实现。即当程序执行到转移指令时, 下条指令的地址不再由 PC 给出,而是由本条指令给出。 为了加大访问范围,又不会使指令过长、程序设计的灵活性变差,需要采用寻址技术,即在地址 码中给出的地址并不是数据在主存中的存放的实际地址,而称之为形式地址。 形式地址需要经过某种运算才能够得到能直接访问主存的地址, 即有效地址, 从形式地址生成有 效地址的各种方式称为寻址方式。 几种常用的寻址方式: 1.立即寻址:数据包含在指令中,只要取出指令,也就取出了可以立即使用的操作数。 立即寻址指令结构: OP 立即数 2.寄存器寻址:寄存器寻址指令的地址码部分给出某一个通用寄存器的编号,在这个寄存器中存 放着操作数。 操作数 S=(寄存器 Ri) 特点:比主存存取数据快,因其数量少,故而地址码字段比主存单元地址字段短得多。 3.直接寻址:指令中地址码给出的地址 A 就是操作码的有效地址,即形式地址等于有效地址。由 于这样给出的操作数地址是不能修改的,与程序本身所在的位置无关,所以又叫绝对寻址方式。 操作数 S=(A 形式地址/有效地址) 4.间接寻址:意味着指令中给出的地址 A 不是操作数的地址,而是另一个地址的地址时,所使用 的寻址方式称为间接寻址方式。 间接寻址方式又可以分为寄存器间接寻址方式和存储器间接寻址方式。 寄存器间接寻址方式:先根据指令中给出的寄存器编号,取出该寄存器中的地址,然后找到这个 地址所对应的内存单元,取出操作数即可。 操作数 S=((寄存器编号 R)) 存储器间接寻址方式:先根据指令中给出的间址单元(存放操作数地址的存储单元)地址,取出存 储器中该单元的值, 这个值是操作数在存储器中的地址值, 然后再根据这个地址找到所对应的内存单 元,取出操作数即可。 操作数 S=((间址单元地址 A0)) 5.变址寻址方式:把变址寄存器 Rx 的内容与指令中给出的形式地址 A 相加,形成操作数的有效 地址。 操作数 S=((变址寄存器 Rx)+形式地址 A) 注:Rx 的内容称为变址值。形式地址为基准地址,变址寄存器提供偏移量。 6.基址寻址方式:基址寄存器 Rb 提供基准地址,形式地址为偏移量,基址寄存器 Rb 的内容加 上指令格式中形式地址,形成操作数的有效地址即: 操作数 S=((基址寄存器 Rb)+形式地址 A) 7.相对寻址:把程序计数器 PC 的内容加上指令格式中的形式地址,形成操作数的有效地址。 有效地址 EA=(程序寄存器 PC)+形式地址 A 一个较为完善的指令系统,应具备以下各类指令:数据传送类指令、算术运算指令、逻辑运算指 令、程序控制指令、输入输出指令、字符串处理指令、特权指令、其他指令。(详参 P59) 控制器是计算机系统的指挥中心,它把运算器、存储器、输入输出设备等部件组成一个有机的整 体,然后根据指令的要求指挥全机的工作。 指令部件的主要任务是完成取指令并分析指令。指令部件包括:

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1.程序计数器:用来存放正在执行的指令地址或接着要执行的下条指令地址。 2.指令寄存器:用来存放从存储器中取出的指令。 3.指令译码器:对暂存在指令寄存器中的指令的操作码部分进行译码,并产生相应的控制信号提 供给微操作信号发生器。 4.地址形成部件:根据指令的不同寻址方式,形成操作数的有效地址。 时序部件能产生一定的时序信号, 以保证机器的各功能部件有节奏地进行信息传送、 加工及信息 存储。时序部件包括: 1.脉冲源:产生具有一定频率和宽度的时钟脉冲信号,为整个机器提供基准信号。 2.启停控制逻辑:根据计算机的需要,可靠地开放或封锁脉冲,控制时序信号的发生或停止,实 现对整个机器的正确启动或停止。 3.节拍信号发生器:又称脉冲分配器。脉冲源产生的脉冲信号,经过节拍信号发生器后产生出各 个机器周期中的节拍信号,用以控制计算机完成每一步微操作。 一条指令的取出和执行可以分解成很多最基本的操作, 这种最基本的不可再分割的操作称为微操 作。微操作信号发生器也称为控制单元(CU)。不同的机器指令具有不同的微操作序列。 中断控制逻辑是用来控制中断处理的硬件逻辑。 由于计算机高速地进行工作,每一个动作的时间是非常严格的,不能有任何差错。时序系统是控 制器的心脏,其功能是为指令的执行提供各种定时信号。 指令周期是指从取指令、分析取数到执行完该指令所需的全部时间。 机器周期又称 CPU 周期。通常把一个指令周期划分为若干个机器周期,每个机器周期完成一个 基本操作。指令周期=i×机器周期。 在一个机器周期内,要完成若干个微操作。因而应把一个机器周期分为若干个相等的时间段,每 一个时间段对应一个电位信号,称为节拍电位信号。 节拍的宽度取决于 CPU 完成一次微操作的时间。 节拍的选取一般有以下几种方法:统一节拍法、分散节拍法、延长节拍法、时钟周期插入。(详 参 P61) 在一个节拍内常常设置一个或几个工作脉冲, 作为各种同步脉冲的来源。 工作脉冲的宽度只占节 拍电位宽度的,并处于节拍的末尾部分,以保证所有的触发器都能可靠、稳定地翻转。 时序控制方式 1.同步控制方式:即固定时序控制方式,各项操作都由统一的时序信号控制,在每个机器周期中 产生统一数目的节拍电位和工作脉冲。由于不同的指令,操作时间长短不一致。同步控制方式应以最 复杂指令的操作时间作为统一的时间间隔标准。 特点:设计简单,容易实现;但对于许多简单指令时浪费时间,影响了指令的执行速度。 在同步控制方式中,各指令所需的时序由控制器统一发出,所有微操作都与时钟同步,所以又称 为集中控制方式或中央控制方式。 2.异步控制方式:即可变时序控制方式,各项操作不采用统一的时序信号控制,而根据指令或部 件的具体情况决定,需要多少时间,就占用多少时间。 特点:没有时间上的浪费,因而提高了机器的效率,但控制比较复杂。 由于这种控制方式没有统一的时钟, 而是由各功能部件本身产生各自的时序信号自我控制, 故又 称为分散控制方式或局部控制方式。 3.联合控制方式 这是同步控制和异步控制相结合的方式。 实际上现代计算机中几乎没有完全采用同步或完全采用

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异步的控制方式,大多数是采用联合控制方式。通常的设计思想是:在功能部件内部采用同步方式或 以同步方式为主的控制方式,在功能部件之间采用异步方式。 指令运行的基本过程 1.取指令阶段:将现行指令从主存中取出来并送至指令寄存器中去。(详参 P63) 2.分析取数阶段:取出指令后,指令译码器 ID 可识别和区分出不同的指令类型。此时计算机进 入分析取数阶段,以获取操作数。 3.执行阶段:完成指令规定的各种操作,形成稳定的运算结果,并将其存储起来。 计算机的基本工作过程就是取指令、取数、执行指令,然后再取下一条指令……如此周而复始, 直至遇到停机指令或外来的干预为止。 控制器的核心是微操作信号发生器(控制单元 CU)。微操作控制信号是由指令部件提供的译码信 号、时序部件提供的时序信号和被控制功能部件所反馈的状态及条件综合形成的。 控制单元的输入包括时序信号、机器指令操作码、各部件状态反馈信号等,输出的微操作控制信 号又可以细分为 CPU 内的控制信号和送至主存或外设的控制信号。 根据产生微操作控制信号的方式不同,控制器可分为组合逻辑型、存储逻辑型、组合逻辑与存储 逻辑结合型 3 种, 它们的根本区别在于控制单元的实现方法不同, 而控制器中的其他部分基本上是大 同小异的。 1.组合逻辑型:采用组合逻辑技术来实现,其控制单元是由门电路组成的复杂树形网络。这种方 法是分立元件时代的产物,以使用最少器件数和取得最高操作速度为设计目标。 特点:速度快。但控制单元的结构不规整,使得设计、调试、维修较困难,难以实现设计自动化; 一旦控制单元构成之后,要想增加新的控制功能是不可能的。 2.存储逻辑型:微程序控制器,是采用存储逻辑来实现的,也就是把微操作信号代码化,使每条 机器指令转化成为一段微程序并存入一个专门的存储器(控制存储器)中,微操作控制信号由微指令产 生。 特点:具有设计规整、调试、维修以及更改、扩充指令方便的优点,易于实现自动化设计,已成 为当前控制器的主流。但由于它增加了一级控制存储器,所以指令的执行速度比组合逻辑控制器慢。 3.组合逻辑和存储逻辑结合型:PLA(可编程逻辑阵列)控制器,是吸收前两种方法的设计思想来 实现的。PLA 控制器实际上也是一种组合逻辑控制器,但它又与常规的组合逻辑控制器的硬联结构 不同;它是可编程序的,某一微操作控制信号由 PLA 的某一输出函数产生。 特点:组合逻辑技术和存储逻辑技术结合的产物,克服了两者的缺点,是一种较有前途的方法。 微程序控制的基本概念 组合逻辑控制器的主要缺点是操作命令的设计没有一定的规律,调整、维护困难,修改扩充指令 更加困难。改进办法是采用微程序设计技术。 微程序设计思想是英国剑桥大学的威尔克斯于 1951 年提出的,他提出一条机器指令可以分解为 许多基本的微命令序列。并且首先把这种思想用于计算机控制器的设计。 一条机器指令可以分解成一个微操作序列, 这些微操作是计算机中最基本的、 不可再分解的操作。 在微程序控制的计算机中, 将控制部件向执行部件发出的各种控制命令叫做微命令, 它是构成控 制序列的最小单位。 例如:打开或关闭某个控制门的电位信号、某个寄存器的打入脉冲等。因此,微命令是控制计算 机各部件完成某个基本微操作的命令。 微命令和微操作是一一对应的。微命令是微操作的控制信号,微操作是微命令的操作过程。 微命令有兼容性和互斥性之分。

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兼容性微命令是指那些可以同时产生, 共同完成某一些微操作的微命令; 而互斥性微命令是指在 机器中不允许同时出现的微命令。 兼容和互斥都是相对的,一个微命令可以和一些微命令兼容,和另一些微命令互斥。对于单独一 个微命令,谈论其兼容和互斥都是没有意义的。 微指令是指控制存储器中的一个单元的内容,即控制字,是若干个微命令的集合。存放控制字的 控制存储器的单元地址就称为微地址。 一条微指令通常包含两部分: 操作控制字段:又称微操作码字段,用以产生某一步操作所需的各微操作控制信号; 顺序控制字段:又称微地址码字段,用以控制产生下一条要执行的微指令地址。 微指令有垂直型和水平型之分。 垂直型微指令接近于机器指令的格式, 每条微指令只能完成一个 基本微操作;水平型微指令则具有良好的并行性,每条微指令可以完成较多的基本微操作。 从控制存储器中读取一条微指令并执行相应的微命令所需的全部时间称为微周期。 一系列微指令的有序集合就是微程序。每一条机器指令都对应一个微程序。 微程序控制器的组成和工作过程 控制存储器(CM):微程序控制器的核心部件,用来存放微程序。 微指令寄存器(mIR):用来存放从 CM 中取出的微指令。 微地址形成部件:用来产生初始微地址和后继微地址。 微地址寄存器(mMAR):接受微地址形成部件送来的微地址,为在 CM 中读取微指令做准备。 微程序控制器的工作过程实际上就是在微程序控制器的控制下计算机执行机器指令的过程, 该过 程可描述如下: 1.执行取指令公共操作。取指令的公共操作通常由一个取指微程序来完成,这个取指微程序也可 能仅由一条微指令组成。(详参 P66) 2.由机器指令的操作码字段通过微地址形成部件产生该机器指令所对应的微程序的入口地址, 并 送入 mMAR。 3.从 CM 中逐条取出对应的微指令并执行之。 4.执行完对应于一条机器指令的一个微程序后又回到取指微程序的入口地址,继续第 1 步,以完 成取下一条机器指令的公共操作。 以上是一条机器指令的执行过程,如此周而复始,直到整个程序执行完毕为止。 一条机器指令对应一个微程序。 由于任何一条机器指令的取指令操作都是相同的, 因此将取指令 操作的微命令统一编成一个微程序,这个微程序只负责将指令从主存单元中取出送至指令寄存器中。 此外,也可以编出对应间址周期的微程序和中断周期的微程序。这样,控制存储器中的微程序个数应 为机器指令数再加上对应取指、间址和中断周期等公用的微程序数。 按存储器在计算机系统中的作用分类 1.高速缓冲存储器(Cache):用来存放当前计算机正在执行的程序段和数据,提高 CPU 执行速度。 高速缓冲存储器的存取速度可以与 CPU 的速度相匹配, 但存储容量较小, 价格较高, 一般采用 SRAM 构成。 2.主存储器:用来存放计算机运行期间所需要的程序和数据,CPU 可直接随机地进行读/写访问。 主存的容量相对于 Cache 来说要大,存取速度要低,一般采用 DRAM 构成。 3.辅助存储器:也称为外存储器,简称外存,包括磁存储器,光存储器等低速存储器,用来存放 当前暂不参与运行的程序和数据以及一些需要永久性保存的信息。 辅存设在主机外部, 具有存储容量 大、存取速度低、位价格底等特点。

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CPU 不能直接访问外存。辅存中的信息必须通过专门的程序调入主存后,CPU 才能使用。 按存取方式分类: 1.随机存取存储器 RAM:CPU 可以对存储器中的内容随机地存取,CPU 对任何一个存储单元的 写入和读出时间是一样的,即存取时间相同,与其所处的物理位置无关。 2.只读存储器 ROM:可以看作 RAM 的一种特殊形式,其特点是:存储器的内容只能随机读出 而不能写入。这类存储器常用来存放那些不需要改变的信息。 3.顺序存取存储器 SAM:其内容只能按某种顺序存取,存取时间的长短与信息在存储体上的物 理位置有关,所以 SAM 只能用平均存取时间作为衡量存取速度的指标。 4.直接存取存储器 DAM:既不像 RAM 那样能随机地访问任一个存储单元,也不像 SAM 那样完 全按顺序存取,而是介于两者之间。当要存取所需的信息时,第一步直接指向整个存储器中的某个小 区域;第二步在小区域内顺序检索或等待,直至找到目的地后再进行读/写操作。 按存储介质分类: 1.磁芯存储器:采用具有矩形磁滞回线的磁性材料,利用两种不同的剩磁状态表示“1”或“0” 。 特点:信息可以长期存储,不会因断电而丢失;读出是破坏性读出,即不论磁芯原存的内容为 “0”还是“1” ,读出之后磁芯的内容一律变为“0” 。 2.半导体存储器: 采用半导体器件制造的存储器, 主要有 MOS 型存储器和双极型存储器两大类。 MOS 型存储器集成度高、功耗低、价格便宜、存取速度较慢; 双极型存储器存取速度快、集成度较低、功耗较大、成本较高。 半导体 RAM 存储的信息会因为断电而丢失。 3.磁表面存储器 在金属或塑料基体上,涂复一层磁性材料,用磁层存储信息,常见的有磁盘、磁带等。 特点:容量大、价格低、但存取速度慢,多用作辅助存储器。 4.光存储器:采用激光技术控制访问的存储器,一般分为只读式、一次写入式、可读写式 3 种 特点:存储容量很大,是目前使用非常广泛的辅助存储器。 按信息的可保存性分类: 断电后,存储信息即消失的存储器,称易失性存储器。断电后信息仍然保存的存储器,称非易失 性存储器。 如果某个存储单元所存储的信息被读出时,原存信息将被破坏,则称破坏性读出;如果读出时, 被读单元原存信息不被破坏, 则称非破坏性读出。 具有破坏性读出的存储器, 每当一次读出操作之后, 必须紧接一个重写(再生)的操作,以便恢复被破坏的信息。 为了解决存储容量、存取速度和价格之间的矛盾,通常把各种不同存储容量、不同存取速度的存 储器,按一定的体系结构组织起来,形成一个统一整体的存储系统。 多级存储层次从 CPU 的角度来看,n 种不同的存储器(M1~Mn)在逻辑上是一个整体。其中: M1 速度最快、容量最小、位价格最高;Mn 速度最慢、容量最大、位价格最低。整个存储系统具有 接近于 M1 的速度,相等或接近 Mn 的容量,接近于 Mn 的位价格。 在多级存储层次中,最常用的数据在 M1 中,次常用的在 M2 中,最少使用的在 Mn 中。 由 Cache、主存储器、辅助存储器构成的三级存储体系可以分为两个层次:Cache-主存存储层 次是为解决主存速度不足而提出来的,从 CPU 看,速度接近 Cache 的速度,容量是主存的容量,每 位价格接近于主存的价格;主存? 辅存存储层次是为解决主存容量不足而提出来的,从 CPU 看,速 度接近主存的速度,容量是虚拟的地址空间,每位价格是接近于辅存的价格。 CPU 可以直接存取的存储器称为主存储器,它的每个存储单元都是可以随机访问的。所谓随机

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访问是指 CPU 对任何一个存储单元的写入和读出时间是一样的,与存储单元所处的物理位置无关。 这种访问方式的存储器称为随机访问存储器,简称 RAM。 只读不写的存储器,但读出仍是随机的,我们称这种存储器为只读存储器,简称 ROM。ROM 主 要用来存储那些固定不变但又需要频繁访问的程序和数据。 ROM 和 RAM 都属于主存储器,CPU 对它们统一编址访问。 存储器中最小的存储单位就是存储元, 它可存储一个二进制代码。 由若干个存储元组成一个存储 单元,每一个存储单元都有唯一编号,称为单元地址,CPU 通过该单元地址访问相应的存储单元。 然后再由许多存储单元组成一个存储体。 主存储器的主要性能指标: 1.容量:主存储器是随机访问存储器,每访问一次主存储器,读出(或写入)的单位是一个字,其 二进制位数叫做字长。 字长通常是 8 的倍数, 以满足存放字符的要求。 现在计算机为了直接处理字符, 可以一次读出一个字节。以字或字节为单位的存储单元总数,称为主存储器的存储容量。 2.存取速度 存取时间 Ta:又称为访问时间或读写时间,它是指从启动一次存储器操作到完成该操作所经历 的时间。显然 Ta 越小,存取速度越快。 存取周期 Tm:又可称作读写周期、访内周期,是指主存进行一次完整的读写操作所需的全部时 间,即连续两次访问存储器操作之间所需要的最短时间。显然,一般情况下,Tm>Ta。 这是因为对于任何一种存储器,在读写操作之后,总要有一段恢复内部状态的复原时间。 对于破坏性读出的 RAM,存取周期往往比存取时间要大得多,甚至可以达到 Tm=2Ta,这是因 为存储器中的信息读出后需要马上进行重写(再生)。 3.主存带宽 Bm:又称为数据传输率,表示每秒从主存进出信息的最大数量,单位为字每秒或字 节每秒或位每秒。 4.存储器的可靠性:半导体等有源存储器会因断电破坏所存储的数据,电荷型存储器会因长时间 漏电导致信息消失。磁表面存储器也会因为温度、磁场、振动的作用受到破坏。ROM 虽然可靠,但 不能写入数据。显然,理想的存储器是既能方便读、写,又具有非易失的特性。 主存通常由存储体、地址译码驱动电路、I/O 和读写电路组成。存储体是主存储器的核心,程序 和数据都存放在存储体中。存储体由存储单元构成,一个存储单元可以存储若干位二进制信息。 地址译码驱动电路实际上包含译码器和驱动器两部分。 译码器将地址总线输入的地址码转换成与之对应的译码输出线上的有效电平, 以表示选中了某一 存储单元,然后由驱动器提供驱动电流去驱动相应的读写电路,完成对被选中存储单元的读写操作。 I/O 和读写电路包括读出放大器、写入电路和读写控制电路,用以完成被选中存储单元中各位的 读出和写入操作。 半导体存储器从工作原理分为双极型和 MOS 型两类。前者速度高、功耗大、集成度低,用于小 容量的高速存储器;后者功耗小、集成度高、价格便宜,更适于用在大容量随机存储器中。 MOS 存储器按工作原理分为静态和动态两种。静态 MOS 存储器基于触发器的工作原理,只要 不断电,就可以保存信息。动态 MOS 存储器利用 MOS 管极间电容储存电荷保存信息,其功耗更小, 集成度更高,价格更低,在主存中大量使用。 静态 MOS 随机存储器的记忆单元与动态 MOS 随机存储器的记忆单元工作原理(详参 P71) 静态存储单元为非破坏性读出, 抗干扰能力强, 可靠性高, 速度快, 但每个存储单元需用管子多, 集成度不高,功耗也较大,常用来做高速存储器使用。 SRAM 及 DRAM 共同的特点是当去掉电源时,存储的数据自然消失,因此称为易失性存储器。

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计算机中,磁盘、光盘上存储的信息是非易失性的。半导体存储器中,只读存储器也是非易失性的存 储器,或叫非挥发性器件。 ROM 是只能读出,不能写入的存储电路,或者说只能一次性写入的存储电路。常用于存放固定 程序。ROM 可分为以下几类: 1.掩模型 ROM:由厂家生产时制成。对每个记忆单元,存储“1” ,或存储“0”信息,是由在该 单元处是否连接一个二极管(或三极管,MOS 管)构成的。 特点:集成度高,成本低,工作可靠,但不灵活,用户没有丝毫修改余地。 2.可编程序只读存储器(PROM):比掩模型 ROM 使用起来方便一些。用户使用前可对 PROM 器 件进行一次编程,写入需要的内容,但当写入程序后,PROM 的内容再也不能改变。一般使用熔丝 型 PROM。 3.可改写可编程只读存储器(EPROM):目前用的最多的 EPROM 是采用浮动栅雪崩注入型 MOS 管构成的。这种电路可以多次编程,为用户带来方便,但每次擦除需要长时间的紫外线照射(约 15 分 钟),写入时也需要特殊装置,使用起来并不方便。这种可擦除的 PROM 又叫 UVEPROM。 4.电可擦除可编程只读存储器(E2PROM):为了不拔下 EPROM 芯片实现在线擦除改写的要求, 又研制了利用电子方法擦除其中内容的 E2PROM 电路。其擦除机理是在浮动栅上面又增加一个控制 栅极。 这种电路的擦除操作分为字节擦除和全片擦除两种。但擦除时间不同,约为 10~20ms。 电可擦可编程只读存储器,虽可反复修改存储内容,但擦除速度慢,擦写操作复杂,所以还不能 当作随机存储器使用。 闪速存储器:又叫快擦存储器。擦除时是按数据块擦去,不能按字节擦除。快擦存储器的擦写次 数在 10 万次以上,读取时间小于 90ns,具有集成度高、价格低、非易失性等优点。 闪速存储器在某些应用中可代替磁盘又称硅盘,比硬盘速度高、功耗低、体积小、可靠性高等特 点,还可应用于数据采集系统中,周期性的分析采集到的数据,然后擦掉重复使用。 RAM 芯片通过地址线、数据线和控制线与外部连接。地址线是单向输入的,其数目与芯片容量 有关。数据线是双向的,既可输入,也可输出,其数目与数据位数有关。 注:容量为 2m×n 时,地址线有 m 根,数据线有 n 根。 控制线主要有读写控制线和片选线两种,读写控制线用来控制芯片是进行读操作还是写操作的, 片选线用来决定该芯片是否被选中。 地址译码方式: 1.单译码方式:又称字选法,所对应的存储器是字结构的。(详参 P74) 特点:结构简单,但使用的外围电路多,成本昂贵。更严重的是,当字数大大超过位数时,存储 体会形成纵向很长而横向很窄的不合理结构,所以这种方式只适用于容量不大的存储器。 2.双译码方式:又称为重合法。(详参 P74) 主存容量的扩展 由于存储芯片的容量是有限的,主存往往要由一定数量的芯片构成,要组成一个主存,首先要考 虑选片的问题, 然后就是如何把芯片连接起来的问题。 根据存储器所要求的容量和选定的存储芯片的 容量,就可以计算出总的芯片数,即:总片数=总容量/ 容量/片 将多片组合起来常采用位扩展法、字扩展法、字和位同时扩展法。 1.位扩展:指只在位数方向扩展(加大字长),而芯片的字数和存储器的字数是一致的。位扩展的 连接方式是将各存储芯片的地址线、 片选线和读写线相应地并联起来, 而将各芯片的数据线单独列出。 如用 64K×1 的 SRAM 芯片组成 64K×8 的存储器,所需芯片数为:

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64K×8/64K×1=8 片 (详参 P75) 2.字扩展:指仅在字数方向扩展,而位数不变。字扩展将芯片的地址线、数据线、读写线并联, 由片选信号来区分各个芯片。 如用 16K×8 的 SRAM 组成 64K×8 的存储器,所需芯片数为: 64K×8/16K×8=4 片 (详参 P75) 3.字和位同时扩展:当构成一个容量较大的存储器时,往往需要在字数方向和位数方向上同时扩 展,这将是前两种扩展的组合,实现起来也是很容易的。 存储芯片的地址分配和片选 CPU 要实现对存储单元的访问,首先要选择存储芯片,即进行片选;然后再从选中的芯片中依 地址码选择出相应的存储单元,以进行数据的存取,这称为字选。片内的字选是由 CPU 送出的 N 条 低位地址线完成的,地址线直接接到所有存储芯片的地址输入端(N 由片内存储容量 2N 决定)。而存 储芯片的片选信号则大多是通过高位地址译码后产生的。 片选信号的译码方法又可细分为线选法、全译码法和部分译码法。(详参 P77) 主存储器和 CPU 的连接 1.主存和 CPU 之间的硬连接 主存与 CPU 的硬连接有 3 组连线:地址总线(AB)、数据总线(DB)和控制总线(CB)。 2.CPU 对主存的基本操作:前面所说的 CPU 与主存的硬连接是两个部件之间联系的物理基础。 而两个部件之间还有软连接,即 CPU 向主存发出的读或写命令,这才是两个部件之间有效工作的关 键。 CPU 对主存进行读写操作时,首先 CPU 在地址总线上给出地址信号,然后发出相应的读或写命 令,并在数据总线上交换信息。 读操作是指从 CPU 送来的地址所指定的存储单元中取出信息,再送给 CPU,其操作过程是: 地址→MAR→AB CPU 将地址信号送至地址总线; Read CPU 发读命令; Wait for MFC 等待存储器工作完成信号; M(MAR)→DB→MDR 读出信息经数据总线送至 CPU。 写操作是指将要写入的信息存入 CPU 所指定的存储单元中,其操作过程是: 地址→MAR→AB CPU 将地址信号送至地址总线; 数据→MDR→DB CPU 将要写入的数据送至数据总线; Write CPU 发写命令; Wait for MFC 等待存储器工作完成信号。 提高主存读写速度的技术(详参 P79) 主存速度的提高始终跟不上 CPU 的发展。为了解决主存与 CPU 速度的不匹配问题,在主存与 CPU 之间设置一级高速缓存,这样从 CPU 看来,速度接近 Cache 的速度,容量是主存的容量。 程序的局部性有两个方面的含义:时间局部性和空间局部性。 时间局部性是指如果一个存储单元被访问, 则可能该单元会很快被再次访问。 这是因为程序存在 着循环。 空间局部性是指如果一个存储单元被访问, 则该单元邻近的单元也可能很快被访问。 这是因为程 序中大部分指令是顺序存储、顺序执行的,数据一般也是以向量、数组、树、表等形式簇聚地存储在 一起的。 高速缓冲技术就是利用程序的局部性原理, 把程序中正在使用的部分存放在一个高速的容量较小

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的 Cache 中,使 CPU 的访存操作大多数针对 Cache 进行,从而使程序的执行速度大大提高。 Cache 是一个高速小容量存储器,其速度数倍于主存。Cache 的内容是正在执行的程序段,或将 要使用的相邻单元的指令或数据,是主存中程序的临时副本。 程序执行前 Cache 中是空的,当 CPU 访问主存时,从主存中取出的指令或数据在送入 CPU 的同 时,还送入 Cache 中保存,以备下次再使用这个单元中的代码。以后 CPU 再访问有关的指令或数据 已经放在 Cache 中,就可直接从 Cache 中读出,而不必再去访问主存了,这种情况称为 Cache 命中。 命中时读 Cache 中的代码比读主存快多了。 从主存到 Cache 中数据的传送是以数据块为单位进行 的。这样既提高了 Cache 的命中率,也提高了数据传输的效率。 缓存工作流程: CPU 访问主存首先要给出主存地址, 我们把主存地址分为二个部分: 一部分是数据块块内地址 b; 另一部分是主存内数据块块号 m,显然每个数据块有 2b 个单元,整个主存有 2m 个数据块,主存地址 共有 m+b=n 位。 Cache 也按 2b 个单元分成一块, 与主存块的大小相同, 因为每次访存交换数据是按数据块为单位 进行的。Cache 内数据块的块号地址为 c 位,Cache 内共有 2c 个数据块。把主存中的一块数据调入 Cache 中,必须对这一块数据加上标志,说明这个数据块是主存中的第几块。 当 CPU 访存时给出主存地址,计算机按照数据块号先去查 Cache,查看包括这个地址单元的数 据块,是否已调入 Cache。如果该数据块已经调入 Cache,就从 Cache 中读出这个数据块中有关单元 内容送给 CPU,完成了访存任务。如果没有找到这个数据块,则说明该单元还在主存中,就按照主 存地址访问主存取出该单元的内容送给 CPU,并且也将该单元所在的数据块内容写入 Cache。 查看某单元是否已调入 Cache,是在 Cache 存储器中的地址映像机构中进行的,它是根据已知的 标志去访问 Cache 数据块有关单元的。 地址映像方式: 设主存地址有 n 位,主存容量有 2n 个单元。 Cache 地址有 p 位,Cache 容量有 2p 个单元。 主存与 Cache 传送数据时以块为单位,设块内地址为 b 位,则 1 块数据包括 2b 个存储单元。显 然主存地址中有(n-b)位作为数据块的编号,令 n-b=m,则主存共有 2m 个数据块。Cache 地址码中 有(p-b)位作为数据块的编号,令 p-b=c,则 Cache 共有 2c 个数据块。 根据主存数据块在 Cache 中存放方法,可分为直接映象 Cache,全相联映象 Cache 及组相联映象 Cache(详参 P82)。 替换算法: 在采用全相联映像和组相联映像方式从主存向 Cache 传送一个新块, Cache 中的空 而 间已被占满时,就需要把原来存储的某一块替换掉。常用的替换算法有如下两种。 1.先进先出算法:按调入 Cache 的先后决定淘汰的顺序,即在需要更新时,将最先进入 Cache 的 块作为被替换的块。这种方法要求为每块做一记录,记下它们进入 Cache 的先后次序。 特点:容易实现,系统开销小。但可能会把一些需要经常使用的程序块(如循环程序)也作为最早 进入 Cache 的块替换掉。 2.近期最少使用(LRU)算法:LRU 算法是把 CPU 近期最少使用的块作为被替换的块。这种替换 方法需要随时记录 Cache 中各块的使用情况,以便确定哪个块是近期最少使用的块。 特点:相对合理,但实现起来比较复杂,系统开销较大。通常需要对每一块设置一个称为“年龄 计数器”的硬件或软件计数器,用以记录其被使用的情况。 更新策略:当 CPU 的运算结果要写回主存时,而且 Cache 又命中时,写入 Cache 中的数据如果 不写入主存,会造成主存与 Cache 中的数据不一致;如果要写回主存,则使写操作的速度不能提高。

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处理这种情况的更新策略有两种方案: 1.写直达法:又称全写法,将写入 Cache 中的数据,也写入主存。这时写操作的时间就是访问主 存的时间,但数据块替换时,不需要再调入主存。 2.写回法:写 Cache 时,不写回主存。当 Cache 中的字块被替换时,才将改写过的数据块一起写 回主存。这种方法造成 Cache 中数据与主存不一致,为了识别这种情况,在 Cache 存储单元增加一位 特征位,称改写位,如果改写位为 1,表示这块数据被改写过,在替换这块数据时,需将该数据块写 回主存。 如果写操作较少,写直达法可保持 Cache 与主存内容一致,且替换时又不用写回主存,这种更新 策略容易实现。据统计,在访存操作中有 5%~34%的操作是写操作,写操作的平均概率是 16%左右, 因此写直达法有一定实用性。 为了提高 Cache 的操作速度,所有 Cache 的控制算法都是使用硬件实现的。 虚拟存储器的基本概念: 虚拟存储器:由主存储器和联机工作的辅助存储器(通常为磁盘存储器)共同组成,这两个存储器 在硬件和系统软件的共同管理下工作,对于应用程序员,可以把它们看作是一个单一的存储器。 虚拟存储器将主存或辅存的地址空间统一编址,形成一个庞大的存储空间。在这个大空间里,用 户可以自由编程,完全不必考虑程序在主存是否装得下以及这些程序将来在主存中的实际存放位置。 用户编程的地址称为虚地址或逻辑地址,实际的主存单元地址称为实地址或物理地址。显然,虚 地址要比实地址大得多。 在实际的物理存储层次上,所编程序和数据在操作系统管理下,先送入磁盘,然后操作系统将当 前运行所需要的部分调入主存,供 CPU 使用,其余暂不运行部分留在磁盘中。 程序运行时,CPU 以虚地址来访问主存,由辅助硬件找出虚地址和实地址之间的对应关系,并 判断这个虚地址指示的存储单元内容是否已装入主存。如果已在主存中,则通过地址变换,CPU 可 直接访问主存的实际单元;如果不在主存中,则把包含这个字的一页或一个程序段调入主存后再由 CPU 访问。如果主存已满,则由替换算法从主存中将暂不运行的一块调回辅存,再从辅存调入新的 一块到主存。 虚拟存储器与 Cache 存储器的管理方法有很多类似之处, 由于历史的原因, 它们使用不同的术语。 虚拟存储器中,在主存与外存之间传送的数据单位称“页”或“段” ,而 Cache 中叫数据块。 虚拟存储器与 Cache 主要区别是: 1.地址映像:虚存是由软件实现的,而 Cache 是由硬件实现的,Cache 更强调速度。 2.替换策略:虚存是由虚拟操作系统用软件实现的,可以用较好的算法,较长的时间;Cache 的 替换算法是由硬件来实现。 3.虚存地址映像使用全相联方式,用软件实现,可以提高命中率,提高主存的利用率。 4.更新策略:虚存使用写回法,等到该页要替换时,才一起写回外存。 5.Cache 对程序员是全透明的,用户不感到有 Cache 的存在。虚存中的页面对系统程序员是不透 明的,段对用户可透明,也可不透明。 6.虚存容量受计算机地址空间的限制,由地址码位数来决定。Cache 的容量,主存的容量都小于 处理机的地址空间,不受此限制。 页式虚拟存储器、段式虚拟存储器、段页式虚拟存储器(详参 P86) RAID:独立磁盘冗余阵列,或简称磁盘阵列。简单的说,RAID 是一种把多块独立的硬盘(物理 硬盘)按不同方式组合起来形成一个硬盘组(逻辑硬盘), 从而提供比单个硬盘更高的存储性能和提供数 据冗余的技术。组成磁盘阵列的不同方式称为 RAID 级别。

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数据冗余的功能是在用户数据一旦发生损坏后, 利用冗余信息可以使损坏数据得以恢复, 从而保 障了用户数据的安全性。 在用户看起来,组成的磁盘组就像是一个硬盘,用户可以对它进行分区,格式化等等。总之,对 磁盘阵列的操作与单个硬盘一模一样。不同的是,磁盘阵列的存储性能要比单个硬盘高很多,而且可 以提供数据冗余。 RAID 技术经过不断的发展,现在已拥有了从 RAID0 到 6 七种基本的 RAID 级别。另外,还有 一些基本 RAID 级别的组合形式,如 RAID10(RAID0 与 RAID1 的组合),RAID50(RAID0 与 RAID5 的组合)等。 RAID0—无冗余无校验的磁盘阵列 特点:最高的存储性能,但不提供数据冗余,一旦数据损坏将无法得到恢复。适用于对性能要求 较高,而对数据安全不太在乎的领域。 RAID1—镜象磁盘阵列 特点: 最大限度保证用户数据的可用性和可恢复性, 提供最高的数据安全保障但磁盘空间利用率 低,存储成本高。适用于存放重要的数据。 RAID0+1—RAID0 与 RAID1 的组合形式 特点:存储性能和数据安全兼顾的方案,适用于既有大量数据需要存取,同时又对数据安全性要 求严格的领域。 RAID2—纠错海明码磁盘阵列 特点:控制器设计简单,在数据发生错误的情况下将错误校正,保证输出正确但因使用数据冗余 技术,输出数据的速率取决于驱动器中最慢的磁盘 RAID3—位交叉奇偶校验的磁盘阵列 特点: 使用一个专门的磁盘存放所有校验数据, 剩余磁盘创建带区集分散数据的读写操作但增加 系统开销,磁盘失效时重建数据导致系统速度减慢,校验盘易成系统瓶颈,大量写入操作应用导致整 个系统性能下降。适用于数据库和 Web 服务器。 RAID4—块交叉奇偶校验的磁盘阵列 特点:和 RAID3 很像,对数据访问是按数据块(盘)进行的但失败恢复时,其难度比 RAID3 大多 了,控制器设计难度大许多,访问数据效率不高。 RAID5—无独立校验盘的奇偶校验磁盘阵列 特点:读出效率很高,写入效率一般,块式集体访问效率不错,提高系统可靠性但数据传输并行 性不好且控制器设计相当困难。 RAID6—带多个奇偶校验值的磁盘阵列 特点:对 RAID5 的扩展,用于要求数据绝对不能出错的场合但控制器设计十分复杂,写入速度 不好,因计算奇偶校验值和验证数据正确性所花费的时间比较多,造成了不必需的负载,其结构很少 使用。 总线是一组能为多个部件服务的公共信息传送线路, 地址、 数据以及控制信息都是通过它在计算 机的各部件之间传送。因此,总线是构成计算机系统的骨架,它不但影响系统的结构与连接方式,而 且影响系统的性能。 总线具有分时和共享的特点: 共享是指它能为多个部件提供服务,多个部件都通过它传送信息。 分时是指在某一时刻只允许有一个部件向总线发送信息。 总线不仅是指一组传输线,而且还包括相应的总线接口和总线控制器。

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总线结构与连接方式: 1.单总线结构:使用一条单一的系统总线来连接 CPU、主存和 I/O 设备。 此种结构要求连接到总线上的逻辑部件必须高速运行, 以便在某些设备需要使用总线时能迅速获 得总线控制权;而当不再使用总线时,能迅速放弃总线控制权。 取指令:当 CPU 取一条指令时,首先把程序计数器 PC 中的地址同控制信息一起送至总线上。 在“取指令”情况下的地址是主存地址,此时该地址所指定的主存单元的内容一定是一条指令,而且 将被传送给 CPU。 传送数据:取出指令之后,CPU 将检查操作码。操作码规定了对数据要执行什么操作,以及数 据是流进 CPU 还是流出 CPU。 I/O 操作: 如果该指令地址字段对应的是外围设备地址, 则外围设备译码器予以响应, 从而在 CPU 和与该地址相对应的外围设备之间发生数据传送,而数据传送的方向由指令操作码决定。 DMA 操作:某些外围设备也可以指定地址。如果一个由外围设备指定的地址对应于一个主存单 元,则主存予以响应,于是在主存和外设间将进行直接存储器传送(DMA)。 单总线结构容易扩展成多 CPU 系统:这只要在系统总线上挂接多个 CPU 即可。 2.双总线结构:保持了单总线系统简单、易于扩充的优点,但又在 CPU 和主存之间专门设置了 一组高速的存储总线,使 CPU 可通过专用总线与存储器交换信息,并减轻了系统总线的负担,同时 主存仍可通过系统总线与外设之间实现 DMA 操作,而不必经过 CPU。当然这种双总线系统以增加 硬件为代价。 3.三总线结构:在双总线系统的基础上增加 I/O 总线形成的。 在 DMA 方式中,外设与存储器间直接交换数据而不经过 CPU,从而减轻了 CPU 对数据输入输 出的控制,而“通道”方式进一步提高了 CPU 的效率。 通道实际上是一台具有特殊功能的处理器,又称为 IOP(I/O 处理器),它分担了一部分 CPU 的功 能,以实现对外设的统一管理及外设与主存之间的数据传送。显然,由于增加了 IOP,使整个系统的 效率大大提高。然而这是以增加更多的硬件代价换来的。 总线结构对计算机系统性能的影响: 1.最大存储容量 在单总线系统中, 由于对主存和外设进行存取的差别在于出现在总线上的地址不同, 或者说对主 存和外设的访问使用同一组总线, 必须为外设保留某些地址, 所以最大主存容量要小于由计算机字长 所决定的可能的地址总数。 在双总线系统或三总线系统中, 对主存和外设进行存取的判断是利用各自的指令操作码。 由于主 存地址和外设地址出现于不同的总线上,所以存储容量不会受到外围设备多少的影响。 2.指令系统 在单总线系统中,由于采用的是统一编址 I/O 的形式,访问主存和 I/O 可使用相同的操作码,使 用相同的指令,但它们使用不同的地址。 在双总线或三总线系统中,CPU 对存储总线和系统总线必须有不同的指令系统。或者说采用的 是独立编址的 I/O,需要专门的输入输出类指令。 3.吞吐量 计算机系统的吞吐量是指流入、处理和流出系统的信息的速率。 它取决于信息能够多快地输入内存,CPU 能够多快地取指令,数据能够多快地从内存取出或存 入,以及所得结果能够多快地从内存送给一台外围设备。这些都关系到主存,因此,系统的吞吐量主 要取决于主存的存取周期。

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信息在计算机中是以二进制编码形式表示的,二进制编码有“1”和“0”两种状态;常用电位的 高、低或脉冲的有、无来表示这两种状态。 信息的传输有串行传送、 并行传送和分时传送这三种方式。 外设间信息的传输可以是三种方式之 一,但系统总线上传送的信息必须采用并行传送方式。 1.串行传送? 串行传送只需要一根传输线, 且采用脉冲传送方式: 按顺序来传送表示一个数码的所有二进制位 的脉冲信号,每次一位,通常第一个脉冲信号表示最低有效位,最后一个表示最高有效位,位时间由 同步脉冲来体现; 串行传送的信息为了能被主机接收、 处理和交换, 需在主机与外设之间设置收发器, 收发器要有两方面的功能:作为传送器,有拆卸功能,即并-串转换;作为接收器,有装配功能,即 串-并转换。 串行传送的主要优点是只需要一条传输线, 这一点对长距离传输显得特别重要, 不管传送的数据 量有多少,只需要一条传输线,成本比较低廉。 2.并行传送 并行传送需要多根数据线,每一个数据位用一根传输线传送,且采用电位传送方式。通常将数据 总线上可同时传送的二进制位数称为数据通路宽度。 并行传送主要优点为速度快,适合近距离的传输。系统总线一般采用并行传送方式,其数据宽度 多与 CPU 一致,为 8 的整数倍。 3.复合传送 复合传送又称为总线复用的传送方式, 它使不同的信号在同一条信号线上传送, 总线设计的目的 是用较少的线数实现较高的传送速率。 通常采用的方法是信号分时的方法, 即不同的信号在不同的时 间片中轮流地向总线的同一条(组)信号线上发出。 它与并、串传送方式区别在于分时地传送同一数据源的不同信息。 主机与外设通过总线进行信息交换时, 必然存在着时间上的配合和动作的协调问题, 否则系统的 工作将会出现混乱。总线操作时序就是讨论总线上的发送和接收方的动作协调问题。 总线操作时序方式主要有同步传送方式、准同步传送方式以及异步传送方式。 1.同步传送方式 所谓同步传送方式是指发送、 接收双方按同一步调协调相互之间的时间关系, 即双方遵循统一的 时钟,采用同步方式的总线称为“同步总线” 。 同步传送方式中发送双方遵照统一时钟运作,时序规整,控制简单,但同步方式的传输效率比较 低,且传送过程中若发生错误,不能及时发现,使得传送可靠性比较差。 2.准同步传送方式 采用准同步传送方式的控制总线中除了时钟信号线 Clock 外还应当有一条准备好信号线 Ready, 从设备根据自己工作完成与否来决定 Ready 信号的高低。当从设备收到主控方的地址信息和操作命 令后,若数据尚未做好准备,应使 Ready 信号为低,待准备好后再使 Ready 为高。 在准同步传送方式中, 传输速率低的缺点得到了一定程度的改善。 传送的可靠性并未得到根本改 善,与同步传送方式一样仍比较差。 3.异步传送方式 异步传送方式是指发送和接收双方完全根据自身的工作速度和距离的远近来确定总线传送的步 调。 异步传送方式的优点是效率高、可靠性高。其所付的代价是控制复杂,需要有两条应答信号线以 及相应的控制逻辑.

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总线的仲裁: 连接到总线上的功能模块有主动和被动两种形态,如 CPU 和存储器;主方可以启动一个总线周 期,而从方只能响应主方的请求。每次总线操作,只有一个主方占用总线控制权,但同一时间里可以 有一个或多个从方。除 CPU 外,I/O 功能模块也可以提出总线请求。为了解决多个主设备同时竞争 总线控制权,必须具有总线仲裁部件,以某种方式选择其中一个主设备作为总线的下一次主方。对多 个主设备提出的占用总线请求,一般采用优先级或公平策略进行仲裁。 仲裁的依据:优先级、公平策略。 仲裁的方式:按总线仲裁电路的位置不同,可分为集中式仲裁和分布式仲裁 1.集中式仲裁 集中式仲裁中每个功能模块有两条线连到中央仲裁器: 一条是送往仲裁器的总线请求信号线 BR, 一条是仲裁器送出的总线授权信号线 BG。 集中式仲裁可分为:链式查询方式、计数器定时查询方式、独立请求方式(详参 P95) 2.分布式仲裁 采用分布式仲裁的系统不需要中央仲裁器,每个潜在的主方功能模块都有自己的仲裁号和仲裁 器。其工作原理为:当某一个或多个功能块有总线请求时,把它们唯一的仲裁号发送到共享的仲裁总 线上,每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大,则它的总线 请求不予响应,并撤消它的仲裁号。最后,获胜者的仲裁号保留在仲裁总线上。显然,分布式仲裁是 以优先级仲裁策略为基础。 总线的类型有很多,可以从不同角度进行研究分析,下面给出几种常见的分类方法: 按总线连接的部件可以分为: 1.内部总线:同一部件内部各器件之间连接的总线,例如 CPU 芯片内寄存器与算逻部件之间互 连的总线。这种总线结构简单,传输距离短,速率高。 2.系统总线:在计算机系统内连接各功能部件(如 CPU、主存、I/O 接口等),或各插件板之间互 连的总线,也称板级总线,系统总线包括地址、数据、控制以及电源线。 3.外部总线:多台计算机系统之间,或计算机系统与其他系统之间互连的总线。这类总线的传输 距离一般较远,速度较低,也称通信总线。 按传送方向可以分为:1.单向总线—总线上传输的信息的方向是单一的,常见的有地址总线,用 于传送地址信号。2.双向总线—总线上传输的信息的方向是两个方向的,如:数据总线。 系统总线的组成: 系统总线是在计算机系统内连接各功能部件的总线, 根据在其上传送信息的不同又可细分为数据 总线、地址总线、控制总线以及电源线。 1.数据总线 DB:用来实现数据传送,一般为双向传送。数据总线的宽度,一般有 8 位、16 位、 32 位、64 位等,它是系统总线的一个重要指标 2.地址总线 AB:用于传送地址信号,以确定所访问的存储单元或某个 I/O 端口,地址总线一般 有 16 位、20 位、24 位、32 位等几种宽度标准 3.控制总线 CB:用来传送各类控制/状态信号。控制总线的组成体现了不同总线的特点。 按照各种控制信号的功用不同,可以将常见控制信号分为:读/写控制 RD/WR、内存/输入输出选 择 M/IO、 应答信号、地址有效信号、总线请求与交换信号、其他控制信号。 4.电源线:主要有+5V 逻辑电源、GND 逻辑电源地线、-5V 辅助电源、+12V 辅助电源和 AGND 辅助地线。 常见的微机系统总线有:ISA 总线、VESA 总线、PCI 总线、AGP、PCI Express(详参 P98)

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