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数字电子技术复习题


一、填空题
1. 二进制数 10111111 对应的十六进制数为 2. 8421BCD 码中的 1000 代表十进制数的 8 BF ,十进制数为 。 191 。

3. 逻辑函数 F ? A ? B ? CD 的非函数 F = AB C ? D 。 4. TTL 三态输出门电路有 低电平 、 高电平 、 电压 和 高阻 三种状态。 电阻 ,多个 OD

门输出端并联到一

?

?

5. 漏极开路(OD)门工作时必须外接 起可实现 线与 功能。

6. 锁存器是一种对脉冲 电平 敏感的存储单元电路,而触发器是一种对脉冲 边沿 敏感的存储电 路。 7. 触发器有 两 个稳态,存储 8 位二进制信息要 8 个触发器。 8. J-K 触发器的特性方程为:

Qn?1 ? JQn ? KQn




9. (10110010. 1011)2 = ( 262.54 )8 = ( B2.B )16。 10. 5421BCD 码中的 1001 代表十进制数中的 6

11. 已知逻辑函数的对偶式为 AB + CD ? BC ,则它的原函数为 A ? B ? (C ? D)( B ? C ) 。 12. T 触发器的特性方程为:

Qn?1 ? TQn ? TQn
和 电阻


,多个 OC 门输出端并联到

13. 集电极开路(OC)门工作时必须外接 电压 一起可实现 线与 功能。

14.一个基本 SR 锁存器在正常工作时,不允许输入 R=S=0 的信号,因此它的约束条件是

R ? S ? 1或R?S ? 0 。
15 路。 16. 已知逻辑函数的非函数为 A ? B ? CD ,则它的原函数为 AB C ? D 。 锁存器 是一种对脉冲电平敏感的存储单元电路,而 触发器 是一种对脉冲边沿敏感的存储电

?

?

二、单项选择题
1.下列信号中, ( A.交流电压 B )是数字信号。

B.开关状态 C.交通灯状态 D.无线电载波

2. 以下代码中为无权码的为( B )。 A.8421BCD B.格雷码 C.2421BCD 码 D.5421BCD

3. 以下门电路中常用于总线传输的为( A ) 。 A.三态(TSL)门 B.集电极开路(OC)门 C.漏极开路(OD)门 D.CMOS 与非门 4.下列电路中,不属于组合逻辑电路的是( C ) 。

A. 译码器

B. 全加器

C.寄存器

D.编码器

5.对于 T 触发器,欲使新态 Qn+1= Q n ,应使输入 T=( C ) 。 A.0 B.Q C.1 D. Q

6. 对于 D 触发器,若 D= Q ,则可完成( D )触发器的逻辑功能。 A. SR B. JK C. T D. T
'

7. 把一个二进制计数器与一个九进制计数器串联可得到( D )进制计数器。 A. 2 B. 11 C. 9 D. 18

8. 一个五位的二进制加法计数器,由 00000 状态开始,问经过 170 个输入脉冲后,此计

数器的状态为 A)00111
9.下列信号中, ( A.交流电压

。 B)00101
B

C)01000

D)01010

)是数字信号。

B.开关状态 C.交通灯状态 D.无线电载波

10. 十进制数 24 用 8421BCD 码表示为( B )。 A.10 100 B.0010 0100 C.100100 D.10100

11. 以下门电路中常用于总线传输的为( A ) 。 A.三态(TSL)门 B.集电极开路(OC)门 C.漏极开路(OD)门 D.CMOS 与非门 12.下列电路中,不属于组合逻辑电路的是( C ) 。 A 译码器 B 全加器 C 寄存器 D 编码器

13.N 个触发器可以构成能寄存( B )位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N

14.对于 JK 触发器,欲使新态 Qn+1= Qn ,应使输入 J=K=( C ) 。 A.0 B.Q C.1 D. Q

15.若要设计一个脉冲序列为 1101001010 的序列脉冲发生器,应选用( D )个触发器。 A.2 B.3 C.4 D.10

16.一个五位的二进制加法计数器,由 00000 状态开始,问经过 172 个输入脉冲后,此

计数器的状态为 A)00111

。 B)00101 C)01000 D)01100

三、判断题(正确打√,错误的打× )
1. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。 √ ) ( 2. 优先编码器的编码信号是相互排斥的,不允许多个编码信号同时有效。 × ) ( 3. 由逻辑门构成的电路一定是组合逻辑电路。 ( × )

4. 时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。 √ ) ( 5. 由或非门构成的基本 SR 锁存器,当 R=S=0 时,触发器的状态为不定。 × ) ( 6. 触发器有两个稳定状态:Q=1 称为“1”状态;Q=0 称为“0”状态。 √ ( )

7. 对 JK 触发器,在时钟信号 CP 为高电平期间,当 J=K=1 时,状态会翻转一次。 × ) ( 8. 二进制异步加计数器若用上升沿触发的 D 触发器组成, 则应将低位触发器的 Q 端与相邻高一位触 发器的时钟信号 CP 相连。 √ ) ( 9. 若两个函数具有不同的真值表,则两个逻辑函数必然不相等。 √ ) ( 10. 逻辑函数 F= A +B+ C D 的反函数 F =A B (C+ D )( √ ) 。 11. 用数据选择器可实现时序逻辑电路。 × ) ( 12. 编码与译码是互逆的过程。 √ ) ( 13. 格雷码具有任何相邻码只有一位码元不同的特性。 √ ) ( 14. 用数据选择器可实现时序逻辑电路。 × ) ( 15. 一个最简的逻辑电路设计方案就是一个最佳的方案。 (√ ) 16. 二进制译码器相当于是一个最小项发生器,便于实现组合逻辑电路。 √ ) ( 17. SR 锁存器的约束条件 RS=0 表示不允许出现 R=S=1 的输入。 √ ) ( 18. 触发器有两个稳定状态:Q=1 称为“1”状态;Q=0 称为“0”状态。 √ ) ( 19. 若要实现一个可暂停的一位二进制计数器,控制信号 A=0 计数,A=1 保持,可选用 T 触发器, 且令 T=A。 × ) ( 20. 二进制异步加计数器若用下降沿触发的 D 触发器组成,则应将低位触发器的 Q 端与相邻高一位 触发器的时钟信号 CP 相连。 × ) ( 21. 若两个函数具有不同的逻辑函数式,则两个逻辑函数必然不相等。 × ) ( 22. 编码与译码是互逆的过程。 √ ) ( 23. 逻辑函数两次求反则还原,逻辑函数的对偶式再作对偶变换也还原为它本身。 √ ) ( 24. D 触发器的特性方程为 Q n + 1 = D , 与 Q n 无 关 , 所 以 它 没 有 记 忆 功 能 。 × ) (

四、化简题
1. 用卡诺图化简法化简逻辑函数 L(A,B,C,D)=∑m(0,2,5,7,8,10,13,15),写出其最简与-或表达式及 最简或-与表达式。 解:(1) 由 L 画出卡诺图,如下图所示。??3’ (2) 画包围圈合并最小项,得最简与-或表达式

L ? BD ? BD ??3’

由最简与-或表达式,可得最简或-与表达式为

L ? BD ? BD ? BD ? BD ? B?D?B?D ? B?D?B?D

? ( B ? D)( B ? D)

??2’

2. 分别用卡诺图法的圈“1”法和圈“0”法化简下列逻辑函数: L(A,B,C,D)=∑m(0~3,5~11,13~15) 解:由 L 画出卡诺图,如图题 4.1(a)所示。??2’ (1) 用圈“1”法化简,如图题 4.1(b)所示,可得

L ? B ? C ? D ??3’
(2) 用圈“0”法化简,如图题 4.1(c)所示,可得

L ? BC D
对 L 求非

L ? BCD ? B ? C ? D ??3’
两种方法化简结果相同。

(a)

(b)

(c)
图题 4.1

五、分析设计题
1.试用一片 74HC138 和适当的逻辑门实现函数实现函数 L ? ABC ? ACD 。
' 解:逻辑表达式可以化为 L ? A BC ? CD ,令 L ? BC ? CD , L ? A ? L 则
'

?

?

??2’

L' ? BCD ? BCD ? BCD ? BCD ? m4 ? m5 ? m3 ? m7 ? m4 ? m5 ? m3 ? m7 ? Y4 ? Y5 ? Y3 ? Y7
??4’ 则将 B、C、D 分别接 74HC138 的地址输入端 A2、A1、A0,将 A 接 74HC138 的使能输入端 E3,在译 码器输出端加一个与非门,即可实现逻辑函数 L,逻辑图如图题 5.1 所示。

A

D C B

Y0 E3 Y1 E2 Y2 E1 74HC138 Y3 Y4 Y5 A0 Y6 A1 Y7 A2
图题 5.1

&

L

??4’

2.试分析图题 5.2 所示逻辑电路的功能。

图题 5.2

解:(1) 根据逻辑图写出输出函数的逻辑表达式

S ? A ? B ? Ci ?1 ??2’
Ci ? ( A ? B)Ci ?1 AB ? AB ? ( A ? B)Ci ?1 ??2’
(2) 列写真值表
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
___________________ _____________ _____

??4’ (3) 确定逻辑功能 由真值表可知,该组合逻辑电路完成的是一位全加器的功能,S 是和,Ci 是向高位的进位。 ??2’

3. 分析图题 5.3 所示时序电路: (1) 试问它为同步时序电路还是异步时序电路? (2) 请画出其状态表和状态图。
A T0 1T C1 FF0 & CP G1 T1 1T C1 FF1 Q1 Q1 Q0 Q0 & G2 Y

图题 5.3

解:(1) 该电路是由两个 T 触发器组成的同步时序电路。??2’ (2) ①根据电路列出三个方程组 输出方程组: Y=AQ1Q0 激励方程组: T0=A T1=AQ0 状态方程组: 将激励方程组代入 T 触发器的特性方程 Qn?1 ? T ? Qn ? TQn ? TQn 得

Q0n ?1 ? A ? Q0n Q1n ?1 ? ( AQ0n ) ? Q1n

??2’
②根据状态方程组和输出方程列出状态表

??3’

③画出状态图

??3’ 4. 试用 74LVC161 设计一个计数器,其计数状态为自然二进制数 1001~1111。 解:由题意可知,该计数器共有 7 个状态,为 7 进制计数器。??2’

由于 74LVC161 为具有异步清零和同步置数功能的集成计数器,根据题意可采用同步置数法来 设计该计数器,其逻辑电路图如下。??3’

??5’ 5.试用 8 选 1 数据选择器 74HC151 产生逻辑函数 L ? ABC ? ABC ? AB 。 解:把所给的函数式变换成最小项表达式

L ? ABC ? ABC ? AB(C ? C) ? ABC ? ABC ? ABC ? ABC ??2’
将上式变换成如下形式

L ? m3 D3 ? m5 D5 ? m6 D6 ? m7 D7
显然,上式中 D3、D5、D6、D7 都应该等于 1,而式中没有出现的最小项 m0、m1、m2、m4 都应 该等于 0,并将使能端接低电平。??4’ 由此可画出其逻辑电路图,如图题 5.1 所示。??4’

图题 5.1

6.分析图题 5.2 所示组合逻辑电路的逻辑功能。
A 1 B 1 & C 1 & & Z & & & Y X

图题 5.2

解:(1) 根据逻辑电路可写出各输出端的逻辑表达式,并进行化简和变换。

?X ? A ? ? ?Y ? AB ? AB ? AB ? AB ??6’ ? ? Z ? AC ? AC ? AC ? AC ?
(2) 列写真值表,如下表所示。??2’
真值表

(3) 确定逻辑功能。分析真值表可知,输出最高位 X 与输入最高位 A 相同。当 A 为 0 时,输出 Y、Z 分别与对应的输入 B、C 相同;而当 A 为 1 时,输出 Y、Z 分别由对应的输入 B、C 取反。因此, 这个电路逻辑功能是对输入的二进制码求反码。最高位为符号位,0 表示正数,1 表示负数,正数的 反码与原码相同;负数的数值部分是在原码的基础上逐位求反。??2’ 7. 分析图题 5.3 所示时序电路: (1) 试问它为同步时序电路还是异步时序电路? (2) 请画出其状态表和状态图。
&

1D CP >C1
FF0

Q0

1D >C1
FF1 Z0

Q1

1D >C1
FF2 Z1

Q2

Q0

Q1

Q2

Z2

图题 5.3

解:(1) 由于逻辑图中各触发器使用共同的时钟 CP,故它是同步时序逻辑电路。??1’ (2) a) 根据电路列出逻辑方程组:??3’ 输出方程组:

Z0=Q0,Z1=Q1,Z2=Q2 激励方程组:

D0 ? Q1 Q0 D1 ? Q0n D2 ? Q1n

n

n

将激励方程代入 D 触发器的特性方程 Q n ?1 ? D ,得状态方程

Q0n ?1 ? D0 ? Q1 Q 0 Q1n ?1 ? D1 ? Q0n
n Q2 ?1 ? D2 ? Q1n

n

n

b) 列出状态转换表??3’ 根据状态方程,可列出状态转换表如下。

c) 画出状态转换图??3’ 根据状态表,可画出其状态图如下。

8. 试用 74LVC161 设计一个计数器,其计数状态为自然二进制数 0010~1000。 解: 74LVC161 为具有同步置数和异步清零功能的 16 进制集成计数器, 依题意, 可借助 74LVC161

的同步置数功能来设计该计数器。??2’ 具体来说,即将计数器的预置数据输入端 D3、D2、D1 和 D0 接成初始状态 0010,当计数器计数 到状态 1000 时,由该状态译码产生一个同步置数信号反馈到 74LVC161 的同步置数端 PE ,则在下 一个 CP 时钟作用后,计数器就会把预置数据输入端 D3、D2、D1 和 D0 的状态 0010 置入计数器。预 置控制信号消失后,计数器就从被置入的状态开始重新计数。其逻辑电路图如图题 5.4 所示。
1 1 1 C P CR D0 D1 D2 D3 CET TC 74LVC161 CEP > C Q0 Q1 Q2 Q3 PE P 1
图题 5.4

??8’


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