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北工大2004~2005学年第二学期《数字逻辑》考试试题(B卷)答案


北京工业大学计算机学院 2004~2005学年第二学期《数字逻辑》考试试题(B卷) 考试时间:2005年6月24日13时30分至15时05分
学号: 姓名: 成绩: 答案 _

题号: 得分:









一. 填空题(每题2分,共24分) 1. 数制转换

(10110012 ? ( )

89

)10

(0.6875)10 ? ( 0.1011 )2

( FF8)16 ? ( 1111111110 )2 ? ( 4088 )10 00
2. 已知(0101 1000 0110 0001)8421,若以十进制数10000为模,它的补数是 ( 0100 0001 0011 1001 )8421。 3. 已知[x]反=10010111,请写出: [x]原=

11101000 ; [x]补=

10011000

;x= ? 1101000



4. 写出十进制数72的8421码、2421码和余3码的BCD代码。 ( (72)10 ? ( (

0111 0010 1101 0010 1010 0101

)8421 )2421 )余3码

5. 已知函数 F ? A ? B ? C ? A ? D ? B 写出其对偶式:F ? ? ( A ? B ) ( C ? A ? D ) B 1

二. 简答题(每题6分,共24分) 1. 已知 F1 ? ? m 3 (1,2,,6 ,7 ) ? ? d (5 ) 3
F2 ? ? m 3 (0 ,2,5 ) ? ? d (1,6 )

求 F ? F1 ? F2 的最简与或式和最简或与式。

F ? ? m 3 (0 ,3,7 ) ? ? d (1,5,) 6 AB 00 01 11 10 C 0 1 0 d 0
1 d 1 1 d

F ? AB ? C ? ( B ? C )( A ? C )

最简与或式 最简或与式

2. 写出下面时序电路输出端Q的状态方程,并画出次态卡诺图。 状态方程: Qt ? 1 ? D B
1

&
=1

? BQ ? AQ
Q D Q CP Q 或

Qt ? 1 ? ( BQ ? AQ )CP

A

&

次态卡诺图: AB Q 0 1 00 0 1 01 1 1 11 1 0 Qt+1 10 0 0

CP

3. 已知二进制自然代码(F3 F2 F1 F0)转换为格雷码(G3 G2 G1 G0)的 逻辑电路如下,请直接画出格雷码转换为二进制自然代码的逻辑电路。 F3
=1

G3 G2 G1 G0 =1 =1 =1

F3 F2 F1 F0 2

F2 F1 F0
=1

=1

4. 应用74LS139译码器和最少的与非门实现全减器。 真值表: A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 D 0 1 1 0 1 0 0 1 J 0 1 1 1 0 0 0 1 1 C B C B 74LS139 A

1G 1A 1B 2G 2A 2B

1Y0 1Y1 1Y2 1Y3 2Y0 2Y1 2Y2 2Y3

& &

J D

三. 分析题(共22分) 1. 分析由74LS153组成的如下电路,要求写出真值表并回答其功能。 (6分) X0 B 真值表: X1 A E0 A B C F G 0 a0 Y F 0 0 0 0 0 0 a1 C 1 0 0 1 1 0 a2 a3 0 1 0 1 0 E1 0 G 0 1 1 0 1 b0 Y1 0 b1 1 0 0 1 0 b2 1 0 1 0 1 1 b3 1 1 0 0 1 1 1 1 1 1

答:这是一个全加器。

3

2. 根据下图电路画出状态图,并回答其功能。(8分)
Ai

Bi

X S Y Σ
C in Cout

Hi

AiBi /Hi 00/0 01/1 10/1

11/0

CJ=0 00/1

CJ=1

01/0 10/0 11/1

Q
CJ

D

CP

CP R
上电清零

答:这是一位二进制串行加法器。

3. 根据下图画出电路输出波形。(8分) 74LS194功能表
&

/CLR 0 1 1 1 1

S1 × 0 0 1 1

S0 × 0 1 0 1

CLK × ? ? ? ?

功能 清零 保持 右移 左移 置数

0 S Q AQBQC QDCLR / CLR 1 74 LS 194 CLK 1 S0 CLK Rin A B C D Lin

1
CLK /CLR QA QB QC

4

四. 设计题(每题10分,共30分)

1.应用两个四位二进制数加法器为主要器件设计一位8421码加法器。
解:设两个加数分别是A3A2A1A0 和B3B2B1B0 ,和为H3H2H1H0 。第一个 加法器完成四位二进制加法运算,第二个加法器完成加六修正。加六修 正的判断条件是二进制加法之和超出8421编码范围,其卡诺图如下: S3S2 S1S0 00 01 11 10 00 0 0 0 0 01 0 0 0 0 11 1 1 1 1 10 0 0 1 1

M ? CO ? ( S 3 S 2 ? S 3 S1 ) ? CO ? S 3 S 2 ? S 3 S1 ? CO ? S 3 ( S 2 ? S1 )

M ? CO ? S3 ? S2 S1
& ≥1 0 COUT

A3 A2 A1 A0 B3 B2 B1 B0 C IN

A3 A2 A1 A0 B3 B2 B1 B0 CI

四 CO 位 二 进 制 数 加 法 器 0

S3 S2 S1 S0
0

A3 A2 A1 A0 B3 B2 B1 B0 CI

四 CO 位 二 S 进 3 制 S2 数 S1 加 S 法 0 器

H3 H2 H1 H0

解毕。
5

2. 用下降沿触发的D-FF设计三位格雷码同步计数器,要求写出状态图、 状态表和激励方程,画出电路图。(10分) 解:三位格雷码同步计数器的状态图。

000

001

011

010

110

111

101

100

二进制状态表:

卡诺图:

Qt
000 001 010 011 100 101 110 111

Qt+1
001 011 110 010 000 100 111 101

Q2Q1 Q0 0 1

00 001 011

01 110 010

11 111 101

10 000 100

Q2(t+1)Q1(t+1) Q0(t+1) 激励方程: Q2( t ? 1) ? Q1 Q0 ? Q2Q0

Q1( t ? 1) ? Q2Q0 ? Q1 Q0 Q0( t ? 1) ? Q2 Q1 ? Q2Q1

电路图略,注意是下降沿触发。 解毕。

6

3. 用Verilog HDL描述一位余3码的同步加一计数器,要求:具有同步清 零的功能,将计数器的状态输出。(10分)

module up_count(clk,clr,q); input clk;

input clr;
output[3:0] q; reg[3:0] q; always @ (posedge clk) begin

if(clr) q=4’b0011;
else if(q[3:0]==4’b1100) q=4’b0011; else q=q+1; end endmodule

7

(草稿页)

8


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