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eda题目


各位同学EDA的复习题目如下:
1.EDA技术设计的步骤
  1.设计输入(原理图/HDL文本编辑);2.综合;3.适配;4.时序仿真与功能仿真;5.编程下载;6.硬件测试。

2. EDA与ASIC设计的关系和FPGA开发有什么关系
利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计

和实现;FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。

3. 与软件描述语言相比,硬件描述语言有什么特点
编译器将软件程序翻译成基于某种特定CPU的机器代码,这种代码仅限于这种CPU而不能移植,并且机器代码不代表硬件结构,更不能改变CPU的硬件结构,只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件,这种满足VHDL设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中,具有明显的能动性和创造性,它不是机械的一一对应式的“翻译”,而是根据设计库、工艺库以及预先设置的各类约束条件,选择最优的方式完成电路结构的设计。


4. CPLD与FPGA的结构特点
系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性,但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元,这样虽然让它可以更加灵活的编辑,但是结构却复杂的多。大多数的FPGA含有高层次的内置模块(比如加法器和乘法器)和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。①CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。
②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。
③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FP GA可在逻辑门下编程,而CPLD是在逻辑块下编程。
④FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。
⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。
⑥CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的。
⑦在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。
⑧CPLD保密性好,FPGA保密性差。
⑨一般情况下,CPLD的功耗要比FPGA大,且集成度越高越明显。
CPLD逻辑门的密度在几千到几万个逻辑单元之间,而FPGA通常是在几万到几百万。

5. 进程语句和顺序语句的关系
在VHDL语言中,进程(PROCESS)语句是最具特色的语句。它本身是一种并行语句,但它提供了一种用算法(顺序语句)描述硬件行为的方法。综合后的进程语句所对应的硬件逻辑模块,其工作方式可以是组合逻辑,也可以是时序逻辑,
在同一个结构体中,可以有多个进程,多个进程之间是并行运行的。虽然同一个结构体中的多个进程之间是并行运行的,但同一进程中用于描述硬件行为的顺序语句则是顺序执行。顺序执行只不过是相对于计算机中的软件行为仿真的模拟过程而言,这并不意味着这些顺序语句对应的硬件结构具有相同的顺序性。因为在PROCESS结构中,顺序语句既可以描述时序逻辑,也可以描述组合逻辑。经综合、下载实现的硬件中,组合逻辑具有最典型的并行逻辑功能,而时序逻辑也并非是以顺序的方式工作的。这说明PROCESS结构中的顺序语句具有明显的顺序/并行运行的双重性。
顺序语句是为了描述一个电路模块的行为的,不能够直接出现在描述硬件模块并行工作的结构体中,只能够采用进程语句(process)或者子程序(函数、过程)的形式将其包装成一个并发语句。
因此,用顺序语句描述的行为(顺序语句串)必然出现在某个并发语句(例如process语句)中;但在任何一个顺序语句串中,不会出现并发语句。

6. EDA名词解释,
1) ASIC (Application Specific Integrated Circuit)专用集成电路 2) FPGA(Field-Programmable Gate Array) 现场可编程门阵列 3) CPLD (Complex Programmable Logic Device)复杂可编程逻辑器件 4) EDA 电子设计自动化(Electronic Design Automation) 5)IP 知识产权,一个公司出售给另一个公司的硬件设计包 6) SOC SoC称为系统级芯片,也有称片上系统,意指它是一个产品,是一个有专用目标的集成电路,其中包含完整系统并有嵌入软件的全部内容 7)EDA 电子设计自动化(Electronic Design Automation) 8)HDLHDL(Hardware Description Language),是硬件描述语言。顾名思义,硬件描述语言就是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。

7. 简要解释JTAG,指出JTAG的用途
JTAG间接模式编程方法 首先,将SOF文件转化成JTAG间接配置文件,再通过FPGA的JTAG口,将此文件载入FPGA中,并利用FPGA中固有的对EPCS器件配置的结构向该器件进行编程。
JTAG最初是用来对芯片进行测试的,JTAG的基本原理是在器件内部定义一个TAP(Test Access Port;测试访问口)通过专用的JTAG测试工具对内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起,形成一个JTAG链,能实现对各个器件分别测试。如今,JTAG接口还常用于实现ISP(In-System Programmer,在系统编程),对FLASH等器件进行编程。JTAG编程方式是在线编程,传统生产流程中先对芯片进行预编程然后再装到板上,简化的流程为先固定器件到电路板上,再用JTAG编程,从而大大加快工程进度。JTAG接口可对DSP芯片内部的所有部件进行编程。通常所说的JTAG大致分两类,一类用于测试芯片的电气特性,检测芯片是否有问题;一类用于Debug;一般支持JTAG的CPU内都包含了这两个模块。
一个含有JTAG Debug接口模块的CPU,只要时钟正常,就可以通过JTAG接口访问CPU的内部寄存器和挂在CPU总线上的设备,如FLASH,RAM,SOC(比如4510B,44Box,AT91M系列)内置模块的寄存器,象UART,Timers,GPIO等等的寄存器。
JTAG是一种所谓的边界扫描技术。
在硬件结构上,JTAG 接口包括两部分:JTAG 端口和控制器。与JTAG 接口兼容的器件可以是微处理器(MPU)、微控制器(MCU)、PLD、CPL、FPGA、DSP、ASIC 或其它符合IEEE1149.1 规范的芯片。IEEE1149.1 标准中规定对应于数字集成电路芯片的每个引脚都设有一个移位寄存单元,称为边界扫描单元BSC。它将JTAG 电路与内核逻辑电路联系起来,同时隔离内核逻辑电路和芯片引脚。由集成电路的所有边界扫描单元构成边界扫描寄存器BSR。边界扫描寄存器电路仅在进行JTAG 测试时有效,在集成电路正常工作时无效,不影响集成电路的功能。

8. VHDL的数据对象,常用的库
静态 const,generic
非静态 信号,变量
IEEE库, STD库,代工厂元件库 ,用户定义库, WORK库, VITAL库

9. 状态机设计通常包含哪些部分。
包含一组状态集(states)、一个起始状态(start state)、一组输入符号集(alphabet)、一个映射输入符号和当前状态到下一状态的转换函数(transition function)的计算模型
10. 看原理图,写出相应VHDL描述
11. 用VHDL编写优先编码器,1位全加器,计数使能异步复位计数器,移位寄存器,四选一多路选择器
12. 元件例化
元件例化: 〈例化名〉:〈实体名,即元件名〉port map(〈端口列表〉);
元件例化时的端口列表可按位置关联方法,这种方法要求的实参(该设计中连接到端口的实际信号,如ci,等)所映射的形参(元件的对外接口信号)的位置同元件声明中的一样;元件例化时的端口列表也可按名称关联方法映射实参与形参,如u2。格式为(形参1=>实参1,形参2=>实参2,···)。这种方法与位置无关。 参数化元件可增加元件例化的灵活性。所谓参数化元件是指元件的规模(或特性)可以通过引用参数的形式指定的一类元件。
元件例化语句 元件例化就是引入一种连接关系,将预先设计好的设计实体定义为一个元件,然后利用 特定的语句将此元件与当前的设计实体中的指定端口相连接,从而为当前设计实体引入一个 新的低一级的设计层次。在这里,当前设计实体相当于一个较大的电路系统,所定义的例化 元件相当于一个要插在这个电路系统板上的芯片,而当前设计实体中指定的端口则相当于这 块电路板上准备接受此芯片的一个插座。元件例化是使VHDL 设计实体构成自上而下层次化 设计的一种重要途径。
在一个结构体中调用子程序,包括并行过程的调用非常类似于元件例化,因为通过调用, 为当前系统增加了一个类似于元件的功能模块。但这种调用是在同一层次内进行的,并没有 因此而增加新的电路层次,这类似于在原电路系统增加了一个电容或一个电阻。 元件例化是可以多层次的,在一个设计实体中被调用安插的元件本身也可以是一个低层 次的当前设计实体,因而可以调用其它的元件,以便构成更低层次的电路模块。因此,元件 例化就意味着在当前结构体内定义了一个新的设计层次,这个设计层次的总称叫元件,但它 可以以不同的形式出现。如上所说,这个元件可以是已设计好的一个VHDL 设计实体,可以 是来自FPGA 元件库中的元件,它们可能是以别的硬件描述语言,如Verylog 设计的实体。 元件还可以是软的IP 核,或者是FPGA 中的嵌入式硬IP 核。 元件例化语句由两部分组成,前一部分是对一个现成的设计实体定义为一个元件,第二 部分则是此元件与当前设计实体中的连接说明

13.状态机的设计
状态机简写为FSM(Finite State Machine),主要分为2大类:第一类,若输出只和状态有关而与输入无关,则称为Moore状态机:第二类,输出不仅和状态有关而且和输入有关系,则称为Melay状态机。要特别注意的是,因为Melay状态机和输入有关,输出会受到输入的干扰,所以可能会产生毛刺(Gitch)现象,使用时应当注意。事实上现在市面上有很多EDA工具可以很方便的将采用状态图的描述转换成可以综合的VHDL程序代码。状态表主要描述它与状态图的关系,再设计状态机电路是,需要先定义状态机的变量,定义状态机的变量时使用枚举类型来定义,接下来,状态会被加以编码。其状态编码方式如下: (1) 时序编码(Sequential) 将每个状态以二进制来做编码。 (2) 格雷码 (Gray) 也是将四个State以二进制来编码,不过不同的是每次编码只会差一个位,其主要缺点是状态改变是要依据改变才可以,若状态不是依序是,则Gray编码不适用。 (3) 独热码(One hot) 独热码状态编码的特色为每一个状态均有自己的触发器,所以若有N个状态就也
存在有N个触发器,在任一时刻只会有一组状态编码,缺点是会产生较大的电路,但是相对的使用独热码状态编码对帧错相当有帮助。在设计状态机时,通常使用进程语句来描述状态机,其中进程语句又可以分为三种方式: ? 一个进程 利用一个进程来描述状态的转换及输出信号的定义。 ? 两个进程 一个为时序电路主要负责状态变量的更新,此进程为同步电路,而另一个进程语句主要是描述下次态变量和输出的更新。 ? 三个进程 第一个进程主要负责状态变量的更新,第二个进程语句负责描述次态变量,而最后一个则是负责输出信号的更新。 有了以上的初步观念,可以设计图1四个状态的Moore状态机。

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