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20130416数字电路实验讲义


数字电路 实验讲义
传媒技术学院 2013 年 4 月

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实验一

门电路电参数的测试

一、 实验目的: 1、学习数字万用表、双踪示波器、信号发生器、DJ-SD1 数字电路实验箱的 使用方法; 2、掌握 TTL 的门电路的主要参数及其测试方法; (74

LS00) 3、了解集电极开路 OC 门(74LS07) 、三态输出门 TSL(74LS125)的主要特 性和使用方法。 4、学会使用数字表逻辑档检测 TTL 门电路好坏的方法。 二、实验原理: 1、 TTL 门电路 在数字电路设计中,通常要用到一些门电路,而门电路的特性参数的好坏, 在很大程度上影响整个电路工作的可靠性。 通常参数按时间特性分两种:静态参数和动态参数。静态参数指电路处于 稳定的逻辑状态下测得的参数,而动态参数则指逻辑状态转换过程中与时间有 关的参数。 本实验中选用 TTL 74LS00 二输入端四与非门进行参数的实验测试,以掌握 门电路的主要参数的意义和测试方法。 TTL 74LS00 集成电路引脚排列图如图 1-1 所示。

图 1-1 74LS00 集成电路引脚排列图 TTL 与非门的主要参数有: (1) 、空载导通功耗 Pon 和空载截止功耗 Poff: 空载导通功耗 Pon 是指输入端全为高电平、 输出为低电平且不接负载时的功 率损耗。 Pon=VCC·ICCL 空载截止功耗 Poff 是指输入端至少有一个为低电平、输出为高电平且不接 负载时的功率损耗。 Poff=VCC·ICCH 以上两式中: VCC——电源电压(+5V) ;
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ICCL——空载导通电源电流; (输出为低电平且不接负载时的电源电流) ICCH——空载截止电源电流。 (输出为高电平且不接负载时的电源电流) 空载导通功耗 Pon 和空载截止功耗 Poff 的测试电路如图 1-2 所示。

集 成 块 74LS00 的管脚号

图 1-2 空载导通功耗 Pon 和空载截止功耗 Poff 的测试电路 (2) 、输入短路电流 IIS: 输入短路电流 IIS 又称低电平输入电流 IIL(IIS 即 IIL)是指一个输入端接地, 其他输入端悬空时,流过该接地输入端的电流。输入短路电流 IIS 的测试电路如 图 1-3 所示。

图 1-3 输入短路电流 IIS 的测试电路 (3) 、输出高电平 VOH: 输出高电平 VOH 是指输出不接负载,当有—输入端为低电平时的电路输出电 压值。测试电路如图 1-4 所示。 (4) 、输出低电平 VOL: 输出低电平 VOL 是指所有输入端均接高电平时的输出电压值。测试电路如图
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1-4 所示。

图 1-4 输出高电平 VOH 和输出低电平 VOL 的测试电路 (5) 、电压传输特性曲线、开门电平 Von 和关门电平 Voff: 电压传输特性曲线如图 1-5 所示,是关于输入电压与输出电压(Vi-Vo)的 关系曲线。使输出电压 VO 刚刚达到低电平 VOL 时的最低输入电压 Vi 称为开门电 平 Von , 使输出电压 VO 刚刚达到高电平 VOH 时的最高输入电压 Vi 称为关门电平 VOFF。 电压传输特性测试电路如图 1-6 所示。

图 1-5

电压传输特性曲线

图 1-6

电压传输特性测试电路

(6) 、扇出系数 NO: 电路正常工作时,能带动的同型号门的数目称为扇出系数 NO。扇出系数 NO 的测试电路如图 1-7 所示。

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图 1-7

扇出系数 NO 的测试电路

2、TTL 集电极开路门(OC)与三态输出门 在数字系统中,有时需要把两个或两个以上集成逻辑门的输出端直接并接 在一起完成一定的逻辑功能。对于普通的 TTL 门电路,由于输出级采用了推拉 式输出电路,无论输出是高电平或是低电平,输出阻抗都很低。因此,通常不 允许将它们的输出端并接在一起使用。 集电极开路和三态门是两种特殊的 TTL 门电路,它们允许把输出端直接并 接在一起使用。 (1) 、集电极开路门(OC)(74LS07) 74LS07 管脚图,如图 1-8。

图 1-8

74LS07 集成电路引脚排列图

OC 门的应用主要有以下三个方面(如图 1-9) : ① 利用电路的“线与”特性方便的完成某些特定的逻辑功能。 ② 实现多路信息采集,使两路以上的信息共用一个传输通道(总线) 。 ③ 实现逻辑电平的转换,以驱动数码管、继电器、MOS 器件等多种数 字集成电路。
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图 1-9 OC 与非门“线与”电路

图 1-10

OC 与非门负载电阻 RL 的确定

OC 门输出并联运用时负载电阻 RL 的选择,如图 1-10。 为保证 OC 与非门输出电平符合逻辑要求,负载电阻值的选择范围为

RLMAX ? RLMIN

EC-VOH nIOH+mIiH EC-VOL ? ILM+NIiL

式中: IOH — OC 门输出管截止时(输出高电平 VOH )的漏电流(约 50μ A)

ILM — OC 门输出低电平 VOL 时允许最大灌入负载电流(约 20mA) I iH — 负载门高电平输入电流(﹤50μ A) I iL — 负载门低电平输入电流(﹤1.6mA)
Ec — RL 外接电源电压 n — OC 门个数 N — 负载门个数 m — 接入电路的负载门输入端总个数 RL 值须小于 RLMAX,否则 VOH 将下降,RL 值须大于 RLMIN,否则 VOL 将上升,又 RL
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的大小会影响输出波形的边沿时间, 在工作速度较高时, RL 应尽量选取接近 RLMIN (2) 、TTL 三态门输出门(3S 门) TTL 三态输出门是一种特殊的门电路, 它与普通的 TTL 门电路结构不同, 它 的输出端除了平常的高电平、低电平两种状态外(这两种状态均为低阻状态) , 还有第三种输出状态—高阻状态,处于高阻状态时,电路与负载之间相当于开 路。三态输出门按逻辑功能及控制方式来分有各种不同类型。如图 1-11 和表 1-1。本实验所用三态门的型号是 74LS125 三态输出四总线缓冲器。

图 1-11 三态缓冲器逻辑符号 表 1-1
输 入 A 0 1 0 1 输 出 Y 0 1 高阻态

E
0 1

三态门主要用途之一是实现总线传输,即用一个传输通道(称总线) ,以选 通方式传送多路信息。 图 1-12 中, 电路中把若干个三态 TTL 电路输出端直接连 接在一起构成三态门总线。使用时,要求只有需要传输信息的三态控制端处于 使能状态(E=0) ,其余各门均处于禁止状态(E=1) 。由于三态门输出电路结构 与普通 TTL 电路相同,显然,若同时有两个或两个以上三态门的控制处于使能 状态,将出现与普通 TTL 门“线与”运用时同样的问题,因而是绝对不允许的。

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图 1-12 三态输出门实现总线传输 74LS125 管脚图:如图 1-13 其特点:三态门的输出除了 0 态、1 态以外,还可以呈现高阻态,或称开路 状态。利用三态门可以实现总线结构,还可以实现数据的双向传输。

图 1-13 74LS125(四路三态缓冲门) 三、实验仪器及材料 1、双踪示波器 2、元器件 TTL 芯片: 74LS00 四 2 输入与非门 1片 74LS125 三态门 1片 74LS07 集电极开路门 1片 毫安表 0~50mA 1只 电压表 0~5V 2只 四、预习要求 1、阅读本实验原理说明,预习相关内容 2、 查阅有关 TTL 集成电路型号命名规则及管脚确认方法。 将每一个实验电路 图中集成电路的管脚号都标在电路图上,即为实验接线图(如图 1-1 所示) 。 3、 用铅笔将各门电路理论上的逻辑输出值标在真值表上, 以便在实验中验证。
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五、实验注意事项: 1、正确选择集成电路的型号,在集成电路的管脚图中,只有在管脚标 “VCC”接电源+5V,管脚标“GND”接电源“地”后,集成电路才能正常工作(千 万不可接反,否则将毁坏集成电路) 。门电路的输入端接入高电平(逻辑 1 态) 或低电平(逻辑 0 态) ,可由实验箱中逻辑电平开关 Ki 提供,门电路的输出端 可接逻辑电平指示灯 L(即发光二极管) ,由 L 灯的亮或灭来判断输出是高、低 电平。 (集成电路的输出端管脚不能与逻辑开关(K)相接,更不能直接接在电 源上,否则集成电路会损坏。 ) 2、用数字表逻辑挡检测 TTL 门电路的好坏:先将集成电路电源管脚“VCC” 和“GND”接通电源,其他管脚悬空,数字表的黑表笔接电源“地”上,红表笔 测门电路的输入端,数字表逻辑显示应为 1 态,如显示为 0 态则说明 TTL 门电 路输入端内部击穿,门电路坏了,此门电路不能再使用:红表笔测门电路的输 出端,输出应符合逻辑门的逻辑关系。例:与非门(74LS00),两输入端悬空都 为逻辑 1,输出应符合逻辑与非的关系,测量应为逻辑 0 态,如果逻辑关系不 对,可判断门电路坏了。 3、用数字表测试时应注意表笔必须与被测门电路的引脚直接相接触,以免 面包板接触不良而造成错误判断。 4、TTL 门电路输入负载特性:当门电路需要在输入端与地之间接入电阻 Ri 时,因为有输入电流流过 Ri,会使输入低电平 Ui 提高,从而削弱了电路的抗干 扰能力,当 Ri 增大到某一值时 Ui 会变为高电平,从而使逻辑状态发生改变。 六、实验内容及步骤: 1、 TTL 与非门的参数的测试(74LS00) 。 (1)空载导通功耗 Pon 空载导通功耗 Pon 的测试电路如图 1-2 所示。按图接线,合上 K1 和 K2,再合 上电源开关,读出电流值 ICCL 和电压值 VCC,记入表 1-2。 (2)空载截止功耗 Poff 空载截止功耗 Poff 的测试电路如图 1-2 所示。按图接线,K1 或 K2 断开,合 上电源开关,读出电流值 ICCH 和电压值 VCC,记入表 1-2。 (3)低电平输入电流 IIL 低电平输入电流 IIL 的测试电路如图 1-3 所示。按图接线,读出电流表上显 示的电流值记入表 1-2。 (4)输出高电平 VOH 输出高电平 VOH 的测试电路如图 1-4 所示。按图接线,合上 K1,断开 K2,接 通电源,读出电压表上显示的电压值记入表 1-2。 (5)输出低电平 VOL 输出低电平 VOL 的测试电路如图 1-4 所示。按图接线,合上 K1 和 K2,接通电 源,读出电压表上显示的电压值记入表 1-2。 (6)平均传输延迟时间 tpd
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平均传输延迟时间 tpd 的测试电路如图 1-14 所示。按图接线,3 个与非门 组成环形振荡器,从示波器中读出振荡周期 T,记入表 1-2,则平均传输延迟时 间 tpd=T/6。

图 1-14 74LS00 平均传输延迟时间 tpd 的测试电路 (7)扇出系数 NO 扇出系数 NO 的测试电路如图 1-7 所示。按图接线,1 脚和 2 脚悬空,接通 电源,调节电位器 Rw,使电压表的值为 VOL=0.4V,读出此时的电流表值 IOL,记 入表 1-2,则扇出系数 NO=IOL/ IIL 表 1-2 TTL 器件电参数的测试 参数 VCC ICCL PON VCC ICCH POFF IIL VOH VOL T tpd IOL N0 测量值

(8)电压传输特性曲线 电压传输特性的测试电路如图 1-6 所示。按图接线,电阻 R 插入实验箱电 阻插孔中,K2 拨到高电平,旋转电位器 Rw,使 V1,逐渐增大,同时读出 V1 和 V2 值,其中 V1 值为输入电压,V2 为输出电压。将 V1 和 V2 记入表 1-3 中,并绘出 V1V2 的曲线,即电压传输特性曲线。 表 1-3 TTL 器件电压传输特性 74LS00 序号 V1(V) V2(V) 电压传输特性曲线 1 2 3 4 5 6 7 8 9 10
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2、三态门应用 (1) 选用与非门(74LS00)和三态门 (74LSl25) , 测试接线图如图 1-15 所示。 (2)A 端输入 1Hz 方波信号,用指示灯观察输出端 F1、F2,并将结果填入表 1-4 中。 表 1-4 三态门功能表 B 控制 输入 输出 EN1=0 A F1= 1 EN1=1 A F2= EN2=0 A F1= 0 EN2=0 A F2= (3)将图 1-15 中的 F1 和 F2 端用导线连接起来实现总线结构,从而实现一 根信号线分时传送多组数据。用实验方法验证。

图 1-15

74LS125 测试线路图

图 1-16

集电极开路门测试图

3、集电极开路门(74LS07) (1) 按图 1-16 接线, 当外接负载电阻 RL 为 lKΩ 时,将结果填入表 1-5 中。 (2)写出输出 F 的逻辑表达式:F=_________________ (3)调节电位器,观察集电极开路门外接负载电阻 RL 的取值对输出电平的 影响。 表 1-5 OC 门线与真值表 输入 输出 A B F 0 0 0 1 1 0 1 1
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七、实验报告 1、 记录和整理实验测得的数据, 分析实验数据和结果, 并与器件规范值比较, 分析其异同。 2、根据测试所得数据,写出真值表,绘制电压传输特性曲线。 3、简述实验的测量方法,分析实验现象及实验中出现的问题。

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实验二

门电路逻辑功能及测试

一、实验目的 1、熟悉门电路逻辑功能。 2、熟悉数字电路箱及示波器使用方法。 二、实验原理 门电路是开关电路的一种,它具有一个或多个输入端,只有一个输出端, 当一个或多个输入端有信号时其输出才有信号。门电路在满足一定条件时,按 一定规律输出信号,起着开关作用。基本门电路采用与门、或门、非门三种, 也可将其组合而构成其它门,如与非门、或非门等。 图 2-1 为与非门电路原理图,其基本功能是:在输入信号全为高电平时输 出才为低电平。输出与输入的逻辑关系为: Y=ABCD 平均传输延迟时间 tpd 是衡量门电路开关速度的参数。 它是指输出波形边沿 的 0.5Vm 点相对于输入波形对应边沿的 0.5Vm 点的时间延迟。如图 2-2 所示, 门电路的导通延迟时间为 tpdL , 截止延迟时间为 tpdH ,则平均传输延迟时间为:
1 tpd= (tpdL+tpdH) 。 2

图 2-3 为异或门电路原理图,其基本功能是:当两个输入端相异(即一个为 ‘0’ ,另一个为‘1’)时,输出为‘1’ ;当两个输入端相同时,输出为‘0’ 。 即: Y=A ? B=AB+AB 。

图 2-1 与非门电路原理图

2-2 门电路导通延迟时间与截止延迟时间
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图 2-3 异或门电路原理图 三、实验仪器及材料 1、双踪示波器 2、器件 74LS00 74LS20 74LS86 74LS04

二输入端四与非门 四输入端双与非门 二输入端四异或门 六反相器

2片 1片 1片 1片

四、预习要求 1、复习门电路工作原理及相应逻辑表达式。 2、熟悉所用集成电路的引脚位置及各引脚用途。 3、了解双踪示波器使用方法。 五、实验内容及步骤 实验前按实验箱的使用说明先检查实验箱电源是否正常。 然后选择实验用的 集成电路。按自已设计的实验接线图连线,特别注意 Vcc 及地线不能接错。线 接好后经实验指导教师检查无误后方可通电实验。实验中改动接线须先断开电 源,接好线后再通电实验。 1、测试门电路逻辑功能 (1) 选用双四输入与非门 74LS20 一只, 插入实验板上的 IC 插座, 按图 2-1 接线,输入端 A、B、C、D 分别接 K1~K4(电平开关输出插口) ,输出端接电平 显示发光二极管(L1~L16 任意一个) 。 (2)将电平开关按表 2-1 置位,分别测出输出电压及逻辑状态。 表 2-1 与非门输出电压及逻辑状态 输 入 输 出 A B C D Y 电压 (V) H H H H L H H H L L H H L L L H L L L L 2、异或门逻辑功能测试
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图 2-4 异或门逻辑功能测试 (1)选取二输入四异或门电路 74LS86,按图 2-4 接线,输入端 1、2、4、 5 接电平开关,输出端 A、B、Y 接电平显示发光二极管。 (2)将电平开关按表 2-2 置位,将结果填入表中 表 2-2 异或门输出电压及逻辑状态 输 入 输 出 1 2 3 4 A B Y Y 电压(V) L L L L H L L L H H L L H H H L H H H H L H L H 3、逻辑电路的逻辑关系 (1) 用 74LS00, 按图 2-5、 2-6 接线, 输入输出逻辑关系分别填入表 2-3、 表 2-4 中;

图 2-5 表 2-3

图 2-6 表 2-4

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(2)写出上面两个电路逻辑表达式。 4、逻辑门传输延迟时间的测量。 用六反相器(非门)按图 2-7 接线,输入 100KHZ 连续脉冲,用双踪示波 器测量输入输出信号的相位差。计算每个门的平均传输延迟时间的 tpd 值。

图 2-7 5、利用与非门控制输出。 用一片 74LS00 按图 2-8 接线,S 接任一电平开关,用示波器观察 S 对输出 脉冲的控制作用。

图 2-8 6、用与非门组成其它门电路并测试验证。 (1)组成或非门。

B ,画出电路图,测试 用一片二输入端四与非门组成或非门 Y=A+B ? A?
并填表 2-5 表 2-5 表 2-6

(2)组成异或门 a、将异或门表达式转化为与非门表达式。
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b、画出逻辑电路图 c、测试并填表 2-6 六、 实验报告 1、按各步骤要求填表并画逻辑图。 2、回答问题: (1)怎样判断门电路逻辑功能是否正常? (2) 与非门一个输入接连续脉冲, 其余端什么状态时允许脉冲通过?什么 状态时禁止脉冲通过? (3)异或门又称可控反相门,为什么?

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实验三

组合逻辑电路(半加器全加器及逻辑运算)

一、实验目的 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、学会二进制数的运算规律。 二、实验原理 数字电路分为组合逻辑电路和时序逻辑电路两类。任意时刻电路的输出信 号仅取决于该时刻的输入信号,而与信号输入前电路所处的状态无关,这种电 路叫做组合逻辑电路。 分析一个组合电路,一般从输入开始,逐级写出逻辑表达式,然后利用公 式或卡诺图等方法进行化简, 得到仅含有输入信号的最简输出逻辑函数表达式, 由此得到该电路的逻辑功能。 两个一位二进制数相加,叫做半加,实现半加操作的电路称为半加器。两 个一位二进制数相加的真值表见表 3-1,表中 Si 表示半加和, Ci 表示向高位的 进位, Ai 、 Bi 表示两个加数。 表 3-1 半加器真值表

从二进制数加法的角度看,表中只考虑了两个加数本身,没有考虑低位来 的进位, 这也就是半加一词的由来。 由表 3-1 可直接写出半加器的逻辑表达式: Si=AiBi ? AiBi 、Ci=AiBi 由逻辑表达式可知,半加器的半加和 Si 是 Ai 、Bi 的异或, 而进位 Ci 是 Ai 、 Bi 相与,故半加器可用一个集成异或门和一个与门组成。 两个同位的加数和来自低位的进位三者相加,这种加法运算就是全加,实 现全加运算的电路叫做全加器。如果用 Ai 、 Bi 分别表示 A、B 两个多位二进制 数的第 i 位, Ci ? 1 表示低位(第 i-1 位)来的进位,则根据全加运算的规则可 列出真值表如表 3-2。 表 3-2 全加器的真值表

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利用卡诺图可求出 Si 、 Ci 的简化函数表达式:

Si=Ai ? Bi ? Ci-1 Ci=(Ai ? Bi)? Ci+Ai?Bi
可见,全加器可用两个异或门和一个与或门组成。 如果将数据表达式进行一些变换, 半加器还可以用异或门、 与非门等元器件 组成多种形式的电路(见图 3-2,图 3-3) 。 三、实验仪器及材料 器件: 74LS00 74LA86 74LS54

二输入端四与非门 二输入端四异或门 四组输入与或非门

3片 1片 1片

四、预习要求 1、预习组合逻辑电路的分析方法。 2、预习用与非门和异或门构成的半加器、全加器的工作原理。 3、预习二进制数的运算。 五、实验内容及步骤 1、组合逻辑电路功能测试。 (1)用 2 片 74LS00 组成图 3-1 所示逻辑电路。为便于接线和检查,在图中 要注明芯片编号及各引脚对应的编号。 (2)图中 A、B、C 接电平开关(K1、K2、K3) ,Y1、Y2 接发光管(L1、L2) 电平显示。 (3)按表 3-3 要求,改变 A、B、C 的状态,填表并写出 Y1、Y2 逻辑表达式。 (4)将运算结果与理论值比较。

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图 3-1

表 3-3

2、测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知,半加器 Y 是 A、B 的异或,而进位 Z 是 A、 B 相与,故半加器可用一个集成异或门和二个与非门组成,如图 3-2。 (1) 在实验仪上用异或门和与非门接成以上电路。 A、 B 接电平开关 K1、 K2; Y、Z 接电平显示(L1、L2) 。 (2)按表 3-4 要求改变 A、B 状态,填表。 图 3-2 表 3-4

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3、测试全加器的逻辑功能。 (1)写出图 3-3 电路的逻辑表达式。 (2)根据逻辑表达式列真值表。 (表 3-5) (3)根据真值表画逻辑函数 Si、Ci 的卡诺图。

图 3-3

(4)填写表 3-5 各点状态。 (5)按原理图选择与非门接线进行测试,将测试结果记入表 3-6,并与上 表进行比较看逻辑功能是否一致。 表 3-5 Ai Bi Ci-1 Y Z X1 X2 X3 Si Ci 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 1 1 1 表 3-6
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Ai 0 0 1 1 0 0 1 1

Bi 0 1 0 1 0 1 0 1

Ci-1 0 0 0 0 1 1 0 1

Ci

Si

4、测试用异或、与或和非门组成的全加器的逻辑功能。 全加器可以用两个半加器和两个与门、一个或门组成。在实验中,常用一 块双异或门、一个与或非门和一个与非门实现。 (1)画出用异或门、与或非门和非门实现全加器的逻辑电路图,写出逻辑 表达式。 (2)找出异或门、与或非门和非门器件,按自已画出的图接线。接线时注 意与或非门中不用的与门输入端接地。 (3)当输入端 Ai、Bi 及 Ci-1 为下列情况时,用万用表测量 Si 和 Ci 的电 位并将其转为逻辑状态填写入下表 3-7。 表 3-7 输入 Ai 0 0 0 0 1 1 1 1 端 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 输出 Si 端 Ci 六、实验报告 1、整理实验数据、图表并对实验结果进行分析讨论。 2、总结组合逻辑电路的分析方法。

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实验四

触发器(一)R-S,D,J-K

一、实验目的 1、熟悉并掌握 R-S、D、J-K 触发器的构成,工作原理和功能测试方法。 2、学会正确使用触发器集成芯片。 3、了解不同逻辑功能 FF 相互转换的方法。 二、实验原理 1、R-S 触发器的逻辑功能 基本 R-S 触发器的电路如图 4-2 所示。它的逻辑功能是: (1)当 Sd =1、 Rd =0 时,Q=0, Q =1,触发器处于“0”状态。 (2)当 Sd =0、 Rd =1 时,Q=1, Q =0,触发器处于“1”状态。 (3)当 Sd =1、 Rd =1 时,触发器保持原状态不变。 (4)当 Sd 、 Rd 都为“0”时,触发器两个输出端都是“1” ,一旦输入信号 同时撤除,即 Sd 和 Rd 同时由“0”变为“1” ,触发器将由各种偶然因素确定其 最终值,是“1”或是“0”无法确定,即触发器状态不定。 2、维持-阻塞型 D 触发器的逻辑功能 维持-阻塞型 D 触发器的逻辑符号如图 4-3 所示。图中 Sd 、 Rd 端为异步置 1 端, 置 0 端, CP 为时钟脉冲端。 CP 脉冲上升沿触发。 D 触发器的真值表如表 4-1 所示。其特征方程为: Qn+1 = Dn 表 4-1 D 触发器的真值表 Dn Qn+1 0 0 1 1 3、J—K 触发器的逻辑功能 J--K 触发器的逻辑符号如图 4-4 所示。图中 Sd 、 Rd 端为异步置 1 端,置 0 端,CP 为时钟脉冲端。CP 脉冲下降沿触发。 J--K 触发器的逻辑功能是: (1)当 J=0、K=0 时,触发器维持原状态, Qn+1 = Dn 。 (2)当 J=0、K=1 时,不管触发器的原状态如何,CP 作用(下降沿)后, 触发器总是处于“0”状态, Qn+1 =0 。 (3) 当 J=1,K=0 时,不管触发器原状态如何,CP 作用后,触发器总是处 于“1”状态, Qn+1 =1 (4)当 J=1,K=1 时,不管触发器原状态如何,CP 作用后,触发器的状态 都要翻转, Qn+1 = Qn 。
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三、实验仪器及材料 1、双踪示波器 2、器件 74LS00 74LS74 74LS112

二输入端四与非门 双 D 触发器 双 J—K 触发器

1片 1片 1片

四、预习要求 1、预习 RS、D、JK 触发器的工作原理,逻辑功能。 2、根据工作原理,预先填写表 4-2、表 4-3、表 4-4。待实验时与实际结果 比较。 五、实验内容及步骤 1、基本 R—S FF 功能测试: 两个 TTL 与非门首尾相接构成的基本 R-SFF 的电路如图 4-2 所示。

图 4-2 基本 R-S FF 电路 (1)试按下面的顺序在 Sd 、 Rd 端加信号: Rd =1 Sd =0 Rd =1 Sd =1 Rd =0 Sd =1 Rd =1 Sd =1 观察并记录 FF 的 Q、 Q 端的状态,将结果填入下表 4-2 中,并说明在上述 各种输入状态下,FF 执行的是什么功能? 表 4-2 Q 逻辑功能 Q Sd Rd 0 0 0 1 1 0 1 1
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(2) Sd 端接低电平, Rd 端加脉冲。 (3) Sd 端接高电平, Rd 端加脉冲。 (4)令 Rd = Sd ,Sd 端加脉冲。 记录并观察(2) 、 (3) 、 (4)三种情况下,Q、 从中你能否总结出基本 R-S FF 的 Q 或 Q 端的状态改变和输入端 Sd 、 Q 端的状态。
Rd 的关系。

(5)当 Sd 、 Rd 都接低电平时,观察 Q、 Q 端的状态。当 Sd 、 Rd 同时由低电 平跳为高电平时,注意观察 Q、 Q 端的状态,重复 3~5 次看 Q、 Q 端的状态是 否相同,以正确理解“不定”状态的含义。 2、维持-阻塞型 D 触发器功能测试 双 D 型正边沿维持-阻塞型触发器 74LS74 的逻辑符号如图 4-3 所示 试按下面步骤做实验

图 4-3 D FF 逻辑符号 (1)分别在 Sd 、 Rd 端加低电平,观察并记录 Q、 Q 端的状态。 (2)令 Sd 、 Rd 端为高电平,D 端分别接高,低电平,用点动脉冲作为 CP, 观察并记录当 CP 为 O、↑、1、↓时 Q 端状态的变化。 (3)当 Sd = Rd =1、CP=0(或 CP=1) ,改变 D 端信号,观察 Q 端的状态是否 变化?整理以上实验数据,将结果填入下表 4-3 中。 (4)令 Sd = Rd =1,将 D 和 Q 端相连,CP 加连续脉冲,用双踪示波器观察并 记录 Q 相对于 CP 的波形。 表 4-3
Sd Rd

CP X X

D X X 0 1
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Qn

Qn-1

0 1 1 1

1 0 1 1

0 1 0 1 0 1 0

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1 3、负边沿 J—K 触发器功能测试 双 J-K 负边沿触发器 74LS112 芯片的逻辑符号如图 4-4 所示。自拟实验步 骤,测试其功能,并将结果填入表 4-4 中。若令 J=K=1 时,CP 端加连续脉冲, 用双踪示波器观察 Q~CP 波形,和 D FF 的 D 和 Q 相连时观察到的 Q 端的波形相 比较,有何异同点?

图 4-4 4、触发器功能转换 (1)将 D 触发器和 J-K 触发器转换成 T 触发器,列出表达式,画出实验电路 图。 (2)输入连续脉冲,观察各触发器 CP 及 Q 端波形。比较两者关系。 (3)自拟实验数据表并填写之。 表 4-4

六、实验报告 1、整理实验数据并填表。 2、写出实验内容 3、4 的实验步骤及表达式。 3、画出实验 4 的电路图及相应表格。 4、总结各类触发器特点。

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实验五

触发器(二)三态输出触发器及锁存器

一、实验目的 1、掌握三态触发器和锁存器的功能及使用方法。 2、学会用三态触发器和锁存器构成功能电路。 二、实验原理 1、D 锁存器是由同步 RS 触发器改接而成的,可用来存储数据信号。 其电路如图 5-1 所示。在图中,门 C 的输出既送到了门 A,也送到了门 E, 当 CP=0 时,门 C、E 被封锁,触发器保持原来状态。当 CP=1 时,若 D=0,则门 C 输出高电平,门 E 输出低电平,触发器置 O;若 D=1,则门 C 输出低电平,门 E 输出高电平,触发器置 1。也就是说 D 是什么状态触发器就被置成什么状态, 所以有特征方程 Qn+1=D,CP=1 时有效。

图 5-1 D 锁存器 图 5-3 是集成电路四 D 锁存器 74LS75, 每个 D 锁存器由一个锁存信号 G (即 前述 CP)控制,当 G 为高电平时,输出端 Q 随输入端 D 信号的状态变化,当 G 由高变为低时,Q 锁存在 G 端由高变低前 Q 的电平上。 2、三态输出触发器是由基本 RS 触发器与三态输出与非门(又称三态门)连 接而成的。 图 5-2 是三态输出触发器的一种电路,A 是基本 RS 触发器,B 是三态与非 门。基本 RS 触发器如实验六所述。这里简单介绍三态与非门:三态门与其它与 非门比较,除了通常的高电平和低电平两个输出状态外,还有第三种输出状态 ---高阻态。处于高阻态时,电路与负载之间相当于开路。它有一个控制 EN 端 (又称禁止端或使能端) 。EN=0 为正常工作状态,实现 Q= Q1Q1 的功能;EN=1 为禁止工作状态,Q 输出呈高阻状态。这种在控制端加‘0’信号时电路才能正 常工作的工作方式称为低电平使能。反之,则为高电平使能。 本实验使用的是集成电路三态输出触发器, 包含有 4 个 R—S 触发单元, 输
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出端均用 CMOS 三态门对输出状态施加控制。 当三态截止时电路输出呈 “三态” , 即高阻状态。管脚排列见图 5-5。

图 5-2 三态输出触发器 三、实验仪器及材料 1、双踪示波器 2、器件:

一台 CD4043 74LS75

(三态输出四 R—S 触发器) (四位 D 锁存器)

一片 一片

四、预习要求 1、预习三态触发器的工作原理,及相关内容。 2、熟悉 CD4043、74LS75 的逻辑功能。 五、实验内容及步骤 1、锁存器功能及应用

图 5-3

74LS75 锁存器

(1)验证图 5-3 锁存器功能,并列出功能状态表。 (2)用 74LS75 组成数据锁存器 按图 5-4 接线,1D~4D 接逻辑开关作为数据输入端,G1-2 和 G3-4 接到一 起作为锁存选通信号 ST, 1Q~4Q 分别接到 7 段译码器的 A-D 端, 数据输出由数 码管显示。 设:逻辑电平 H 为‘1’ ,L 为‘0’ ST=1,输入 0001,0011,0111,观察数码管显示。 ST=0,输入不同数据,观察输出变化。

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图 5-4 用 74LS75 组成数据锁存器 图 5-5 三态 R-S 触发器 2、三态输出触发器功能及应用 CD4043 是三态 R-S 触发器, 其包含有 4 个 R-S 触发器单元, 输出端均用 CMOS 传输门对输出状态施加控制。当传输门截止时,电路输出呈“三态” ,即高阻状 态。管脚排列见图 5-5。 (1)三态输出 R-S 触发器功能测试 验证 R-S 触发器功能,并列出功能表。 注意: (a)不用的输入端必须接地,输出端可悬空。 (b)注意判别高阻状态,参考方法:输出端为高阻状态时用万用表电 压档测量电压为零,用电阻档测量电阻为无穷大。 (2)用三态触发器 CD4043 构成总线数据锁存器 图 5-6 是用 CD4043 和一个四 2 输入端与非门 CD4081 (数据选通器) 及一片 CD4069(做缓冲器)构成的总线数据锁存器。 (A)分析电路的工作原理。 (提示:ST 为选通端,R 为复位端,EN 为三态 功能控制端) 。 (B)写出输出端 Q 与输入端 A、控制端 ST、EN 的逻辑关系。 (C)按图接线,测试电路功能,验证(1)的分析。 注意: CD4043 的 R 和 EN 端不能悬空,可接到逻辑开关上。 六、思考和选做 1、 图 5-4 中, 输出端 Q 与输入端 A 的相位是否一致?如果想使输出端与输入 端完全一致,应如何改动电路? 2、如果将输入端 A 接不同频率脉冲信号,输出结果如何?试试看。
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七、实验报告 1、总结三态输出触发器的特点。 2、整理并画出 CD4043 和 74LS75 的逻辑功能表。 3、比较图 5-4 和图 5-6 锁存器的组成、功能及应用。

图 5-6

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实验六

时序电路测试及研究

一、实验目的 1、掌握常用时序电路分析、设计及测试方法。 2、训练独立进行实验的技能。 二、实验原理 计数器是最典型的时序电路之一。它可对脉冲的个数进行计数。 计数器的种类繁多,分类方法也有多种,例如,按进位数值来分类,可分 为二进制计数器、二十进制器等;按计数器中触发器翻转的次序来分类,可以 分为同步计数器和异步计数器;按计数过程中计数器数字的增减来分类,可以 分为加法计数器、减法计数器和可逆计数器等。 图 6-1 为异步二进制加法计数器, 由 JK 触发器构成。 除第一级触发器由计 数脉冲 CP 直接驱动外, 其它各级触发器的动作都要由其前一级触发器 Q 的状态 变化来确定, 可见这些触发器的动作时间各异。 计数器由 RD 输入负脉冲置零后, 计数脉冲从 CP 端输入, 第一个计数脉冲输入后, 计数器状态均为 Q4Q3Q2Q1 = 0001, 随着计数脉冲的继续输入,计数器的状态根据二进制码顺序依次递增,第十五 个脉冲输入后,计数器状态为 1111。第十六个脉冲输入后,计数器恢复起始状 态 0000,并在 RD 端送出一个进位脉冲。如果继续输入脉冲,则重复上述过程。 异步二进制减法计数器的计数过程是每输入一个 CP 脉冲,计数器的数值减 1,例如设计数器原状态为 0000,则输入第一个 CP 脉冲后,变为 1111。输入第 二个 CP 脉冲后,变为 1110 依次类推。 异步二进制减法计数的电路结构与加法计数器相似, 不同的是级间改由前级 的 Q 与后级的 CP 连接。 异步二 - 十进制加法计数器如图 6-2 所示。 它由两片 74LS73 双 J-K 触发器 和一片 74LS00 二输入端四与非门组成。 前九个计数脉冲输入后计数器的状态变 化与异步二进制数据相同;当第十个脉冲输入后,计数器状态恢复为 0000,并 从 QD 端送出一个进位脉冲。 把移位寄存器的输出, 以一定的方式反馈到串行输入端可构成寄存器型计数 器,常用的寄存器型计数器有环形计数器。 图 6-3 是由 74LS175 四 D 触发器组成的环形计数器。 第四级的 端与第一级 的 1D 端相接(反馈) 。这种电路,在输入计数脉冲 CP 操作下,其状态在 1000, 0100,0010,0001(有效状态)中循环,但工作时,必须先用启动脉冲( SD 、 RD )将计数器置入有效状态。由于不能自启动,倘若由于电源故障可信号干 扰,使电路进入非使用状态 (无效状态) ,计数器就无法恢复正常工作。 图 6-4 电路是具有自启动功能的环形计数器。无论原状态如何,经数个 CP 脉冲作用后,电路总能进入有效循环计数。
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三、实验仪器及材料 1、双踪示波器 2、器件 74LS73 双 J-K 触发器 74LS10 三输入端三与非门

2片 1片

74LS175 74LS00

四 D 触发器 1片 二输入端四与非门 1 片

四、预习要求 1、预习有关计数器部分内容。 2、拟出各实验内容所需的测试记录表格。 3、熟悉实验所用各集成块的逻辑功能,及引脚排列图。 五、实验内容及步骤 1、异步二进制计数器 (1)按图 6-1 接线。

图 6-1 异步二进制加法计数器 (2)Q1、Q2、Q3、Q4 四个输出端分别接发光管二极管显示; (3)由 CP 端输入单脉冲,测试并记录 Q1~Q4 端状态及波形。 (4)试将异步二进制加法计数改为减法计数,参考加法计数器,要求实验 并记录。 2、异步二—十进制加法计数器 (1)QA、QB、QC、QD 四个输出端分别接发光管二极管显示,CP 端接连续脉 冲或单脉冲。 (2)在 CP 端接连续脉冲,观察 CP、QA、QB、QC、QD 的波形。 (3)画出 CP、QA、QB、QC、QD 的波形。

图 6-2 异步二 — 十进制加法计数器
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3、自循环移位寄存器 — 环形计数器。 (1)按图 6-3 接线,将 A、B、C、D 置为 1000,用单脉冲计数,记录各触 发器状态。

图 6-3 环形计数器(一) 改为连续脉冲计数,并将其中一个状态为“0”的触发器置为“1”(模拟 干扰信号作用的结果) 。观察计数器能否正常工作。分析原因。 (2)按图 6-4 接线,与非门用 74LS10 三输入端三与非门,重复上述实验, 对比实验结果,总结关于自启动的体会。

图 6-4 环形计数器(二) 六、实验报告 1、画出实验内容要求的波形及记录表格。 2、总结时序电路特点。

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实验七

集成计数器及寄存器

一、实验目的 1、熟悉集成计数器逻辑功能和各控制端作用。 2、掌握计数使用方法。 二、实验原理 常用的各种进制的计数器已有技术成熟的集成电路。 74LS290 是二-五-十进制异步计数器。 逻辑简图为图 7-1 所示。 其功能如下: 有两个独立的下降沿触发计数器,清零端和置 9 端两计数器共用。模二计数器 (即二进制计数器)的时钟端为 CPA(CP1) ,输出端为 QA。模五计数器的时钟端 为 CPB(CP2)输出端由高位到低位依次为 QD、QC、QB,当 S9(1)·S9(2)=1 时,则 输出 QD、QC、QB、QA 为 1001,完成置 9 功能;当 R0(1)·R0(2)=1,且 S9(1)·S9(2) =0 时, 输出为 0000, 完成置 0 功能; 当 S9(1)·S9(2)=0 时, 执行计数操作。 74LS290 也可以接成模 10 计数器,其接法有两种,如图 7-2(A),(B)所示。图 7-2(A) 输出为 8421 BCD 码,高低位顺序是 QD、QB、QC、QA。图 7-2(B)输出为 5421 BCD 码,高低位顺序是 QA、QD、QC、QB。

图 7-1

74LS290 逻辑简图

图 7-2 模 10 计数器 用多片集成计数器串接(级连)起来可进行多位数的计数。以十进制计数 器为例,第一片做个位数计数器,第二片进行十位数计数。一般说来,几片计
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数器可进行几位计数。 采用脉冲反馈法(称复位法或置位法) ,可用集成计数器组成任意模(M) 计数器。 图 7-3 是用 74LS290 实现模 7 计数器的两种方案, 图 (A) 采用复位法, 即计数计到 M 异步清 0,图(B)采用置位法,即计数到 M-1 异步置 0。

图 7-3

74LS290 实现模 7 计数器

图 7-4 45 进制计数器 当要实现十以上进制的计数器时可将多片级连使用。图 7-4 是 45 进制计数 的一种方案,输出为 8421BCD 码。 设计任意模(M)计数器的方法是:首先列出数字 M、M-1、M-2 时计数器输 出端的状态表,然后进行比较,在 M 状态中找到合适的输出位反馈到 R0(1) 、 R0(2)中清零,或在 M-1 状态中找到合适的输出位反馈到 S9(1) 、S9(2)中置 0。 三、实验仪器及材料 1、双踪示波器 2、实验器件 74LS290 74LS00

十进制计数器 二输入端四与非门

2片 1片

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四、实验预习要求 1、复习数制方面的有关内容。 2、熟悉集成计数芯片 74LS290 的逻辑功能及引脚排列。 五、实验内容及步骤 1、集成计数器 74LS290 功能测试。 按芯片引脚图分别测试 74LS290 和各种功能(见原理部分)并填入表 7-1、 表 7-2、表 7-3 中。 表 7-1 表 7-2 表 7-3

2、计数器级连 分别用 2 片 74LS290 计数器连成二-五混合进制、十进制计数器。 (1)画出连线电路图。 (2)按图接线,并将输出端接到数码显示器的相应输入端,用单脉冲作为 输入脉冲验证设计是否正确。 (3)画出四位十进制计数器连线图并总结多级计数级连规律。 3、任意进制计数器设计 (1)按图 7-4 接线,并将输出接到显示器上验证。 (2)设计一个六十进制计数器并接线验证。 (3)记录上述实验各级同步波形。 六、实验报告 1、整理实验内容和各实验数据。 2、画出实验内容 1、2 所要求的电路图及波形图。 3、总结计数器使用特点。

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实验八
一、实验目的 1、熟悉集成译码器。 2、了解集成译码器应用。

译码器和数据选择器

二、实验原理 译码器是将给定代码译成相应状态的电路。双 2-4 线集成变量译码器 74LS139 如图 8-1 所示。每个 2-4 线译码器有两个输入端(A、B)和四个输出 端(Y0、Y1、Y2、Y3) 。两个输入端可以输入四种数码,即 00、01、10、11,对 应的四种输出状态 是 0111、1011、1101、1110。G 为使能端,当 G=0 时,译码 器能正常工作,当 G=1 时,不能工作,输出端全部为高电平(即“1” ) 。 数据选择器有多个输入,一个输出。其功能类似单刀多掷开关,故又称多路 开关(MUX) 。在控制端的作用下可从多路并行数据中选择一路送输出端。 双 4 选 1 数据选择器 74LS153 如图 8-2 所示。 以其中的一个数据选择器为例, C0、C1、C2、C3 为输入端,可同时输入四种不同的数据(信号) ,Y 为被选中的数 据的输出端,G 为使能端(低电平时工作) ,A、B 为选择控制端。设四个输入端 的输入信号分别为 C0、C1、C2、C3 则其功能如表 8-1 所示。 表 8-1 74LS153 功能表 控制 使 能 输 出 B A G Y X X H L L L L C0 L H L C1 H L L C2 H H L C3 三、实验仪器及材料 1、双踪示波器 2、器件 74LS139 74LS153 74LS00 四、实验预习要求 1、复习有关译码器和数据选择器的原理。 2、根据实验任务,画出所需的实验线路及记录表格。

双 2—4 线译码器 双 4 选 1 数据器 二输入端四与非门

1片 1片 1片

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五、实验内容及步骤 1、译码器功能测试 将 74LS139 译码器按图 8-1,接线,按表 8-2 输入电平分别置位,填写输出 状态表

图 8-1 74LS139 译码器 表 8-2 2、译码器转换 将双 2—4 线译码器转换为 3—8 线译码器。 (1)画出转换电路图。 (2)在实验仪上接线并验证设计是否正确。 (3)设计并填写该 3—8 线译码器功能表,画出输入、输出波形。 3、数据选择器的测试及应用 将双 4 选 1 数据选择器 74LS153 参照图 8-2 接线, 测试其功能并填写功 能表。 (1)将选择端 1(G) 、2(B) 、14(A)脚接逻辑电平开关; (2) 将实验仪脉冲信号源中固定连续脉冲 4 个不同频率的信号接到数据选 择器 4 个输入端:3(250KHz) 、4(100KHz) 、5(10KHz) 、6(1KHz) ;将选 择端置位,使输出端 7(1Y)接示波器,可分别观察到 4 种不同频率脉冲信 号。 (3)分析上述实验结果并总结数据选择器作用。

图 8-2

表 8-3

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六、实验报告 1、画出实验要求的波形图。 2、画出实验内容 2、3 的接线图。 3、总结译码器和数据选择器的使用体会。

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