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《计算机组成原理》武汉大学2009级期末考试试题+答案


武汉大学计算机学院 2010-2011 学年第一学期 2009 级《计算机组成原理》 期末考试试题 A 类 B 卷(闭卷)
学号_____________ 班级 _________ 姓名_____________ 成绩________

一、单项选择题(每小题 2 分,共 30 分)
1. 冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中,CPU 区分它们的依据是: A. 指令操作码的译码结果 B.指令和数据的寻址方式 C. 指令周期的不同阶段 D.指令和数据所在的存储单元 2. 浮点数加减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数 均采用补码表示,且位数分别为 5 位和 7 位(均含 2 位符号位)。若有两个数 X=27×29/32,Y=25×5/8,则 浮点加法计算 X+Y 的最终结果是: A.00111 1100010 B.00111 0100010 C.01000 0010001 D. 发生溢出 3. 十进制数5的单精度浮点数IEEE 754代码为: A. 01100000101000000000000000000000 C. 11000000101000000000000000000000 B. 01000000101000000000000000000000 D. 11000000101100000000000000000000

4.某计算机的 Cache 共有 16 块,采用 2 路组相联映射方式,每个主存块大小为 32 字节,按字节编址。 主存 129 号单元所在主存块应装入到 Cache 的组号是: A.0 B.2 C.4 D.6 5.某计算机主存容量为 64KB.其中 ROM 区为 4KB.其余为 RAM 区,按字节编址;现要用 2K×8 位的 ROM 芯片和 4K×4 位的 RAM 芯片来设计该存储器, 则需要上述规格的 ROM 芯片数和 RAM 芯片数分别 是: A.1、15 B.2、15 C.1、30 D. 2、30 6.有一个 lK×l 的 DRAM 芯片,芯片内是 32×32 结构,采用分散刷新方式,如果刷新间隔不超过 2ms, 刷新信号的周期是 A.62.5us 。 B.6.25us C.0.625us D.2ms

7. 某机器字长 16 位,主存按字节编址,转移指令采用相对寻址,由两个字节组成,第一字节为操作码 字段,第二字节为相对位移量字段。假定取指令时,每取一个字节 PC 自动加 1。若某转移指令所在主存 地址为 2000H,相对位移量字段的内容为 06H,则该转移指令成功转以后的目标地址是: A.2006H B. 2007H C.2008H D .2009H

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8.下列关于 RISC 的叙述中,错误的是 A. RISC 普遍采用微程序控制器 B. RI SC 大多数指令在一个时钟周期内完 C. RISC 的内部通用寄存器数量相对 CISC 多 D. RISC 的指令数、寻址方式和指令格式种类相对 CI SC 少 9. 某计算机的指令流水线由四个功能段组我。指令流经各功能段的时间(忽略各功能段之间的缓存时间)分 别是 90ns、80ns、70ns 和 60ns.则该计算机的 CPU 时钟周期至少是: A. 90ns B. 80ns C.70ns D.60ns 10. 相对于微程序控制器,硬布线控制器的特点是: A.指令执行速度慢,指令功能的修改和扩展容易 B.指令执行速度慢,指令功能的修改和扩展难 C.指令执行速度快,指令功能的修改和扩展容易 D.指令执行速度快,指令功能的修改和扩展难 11. 假设某系统总线在一个总线周期中并行传输 4 字节信息.一个总线周期占用 2 个时钟周期,总线时钟 频率为 10MHZ,则总线带宽是: A.10MB/S B. 20MB/S C.10 MB/S D.80 MB/S 12.假设某计算机的存储系统由出 Cache 和主存组成,某程序执行过程中访存 1000 次,其中访问 Cache 缺失 50 次,则 Cache 的命中率是: A.5% B. 9.5% C.50% D.95% 13.一个分段存储管理系统中,地址长度为 32 位.其中段号 8 位,则最大段长是 A.28 字节 B.218 字节 C.224 字节 D. 232 字节 14.分区分配内存管理方式的主要保护措施是: A.界地址保护 B.程序代码保护 C.数据保护 15.下列选项中能引起外部中断的事件是: A.键盘输入 B.除数为 0 C.浮点运算下溢

D. 栈保护

D.访存缺页

二、 (16 分) (1) 在恢复余数法中,若第 i 次求商的余数为 Ri,下一次求商的余数为 Ri+1, 证明不恢复余数法中加减交 替法运算规则的正确性。 (2)已知接收到的海明码为01001l1 (偶校验),问有没有错误?传送的信息是什么? 三、 (12 分)某半导体存储器容量为 15KB,其中固化区 8KB,可选 EPROM 芯片为 4K×8 位;随机读写 区 7KB,可选 SRAM 芯片有:4K×4 位、2K×4 位、IK×4 位。地址总线 A15~A0,双向数据总线 D7~ D0, R / W 为读/写控制信号, MREQ为低电平时允许存储器工作信号。设计并画出该存储器逻辑图。

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四、(15 分) 请求分页管理系统中,假设某程序的页表内容如下表所示. 虚页号 0 1 2 主存实页面号 101H ---254H 1 0 1 有效位

页面大小为 4KB,一次内存的访问时间是 l00ns.一次快表(TLB)的访问时间是 10ns,处理一次缺页的 平均时间为 108ns(已含更新 TLB 和页表的时间),设内存只为该程序分配页表中的 2 个页面,采用最近最 少使用置换算法(LRU)。假设①TLB 初始为空; ②地址转换时先访问 TLB,若 TLB 未命中,再访问页表; 同时将该页面放入 TLB; ③有效位为 0 表示页面不在内存,产生缺页中断,调入该页面或置换页表中页面 后合成物理地址后访存。设有虚地址访问序列 2362H、1565H、25A5H.请问:依次访问上述三个虚地址, 各需多少时间? 物理地址分别是多少? 给出过程。 五、 (15 分) 某计算机字长 16 位,采用 16 位定长指令字结构,部分数据通路结构如图所示,所有控制信 号为 l 时表示有效,为 0 表示无效,例如控制信号 MDRinE 为 1 表示允许数据从 DB 打入 MDR,MDRin 为 1 表示允许数据从内总线打入 MDR。假设 MAR 的输出一直处于使能状态,加法指令 ADD R0, (R1) 的功能为(R0) + ((R1))→(R1),即将 R0 中的数据与 R1 的内容所指主存单元中的数据相加,并将结果送入 Rl 的内容所指主存单元中保存。写出其指令操作流程图并分解为微操作序列。

六.(12 分) 某计算机的 CPU 主频为 500MHZ,CPI 为 5(即执行每条指令平均需 5 个时钟周期)。假定 某外设的数据传输率为 0.5 MB/S,采用中断方式与主机进行数据传送,以 32 位为传输单位.对应的中断 服务程序包含 18 条指令,中断服务的其他开销相当于 2 条指令的执行时间。请回答下列问题,要求给出 计算过程。 (1) 在中断方式下,CPU 用于该外设 I/O 的时间占整个 CPU 时间的百分比是多少? (2) 当该外设的数据传输率达到 5MB/S 时,改用 DMA 方式传送数据。假设每次 DMA 传送大小为 5000B.且 DMA 预处理和后处理的总开销为 500 个时钟周期,则 CPU 用于该外设 I/O 的时间整个 CPU 时 间的百分比是多少?(假设 DMA 与 CPU 之间没有访存冲突)。

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参考答案
一、单项选择题(每小题 2 分,共 30 分) 1、C 2、D 3、B 4、C 6、A 7、C 8、A 9、A 11、B 12、D 13、C 14、A 二、 (16 分)
(1) 在恢复余数法中,若第 i 次求商的余数为 Ri,下一次求商的余数为 Ri+1, 证明不恢复余数法中加减交 替法运算规则的正确性。 证明:在恢复余数法中: 当余数为负时,商上 0,恢复余数,左移一位,再减去除数,即: 若 Ri<0 Ri+1 = 2 (Ri + Y) –Y = 2 Ri + Y ; 当余数为正时,商上 1,左移一位,再减去除数,即: 若 Ri>0 Ri+1 = 2 Ri - Y; 所以加减交替法的原码除法运算的规则是:当余数为负时,商上 0,余数左移一位,再加上除数;当 余数为正时,商上 1,余数左移一位,再减去除数。 (2)已知接收到的海明码为01001l1 (偶校验),问有没有错误?传送的信息是什么? 解:纠错过程如下: D3 0 第一组 第二组 第三组 √ √ √ √ √ √ √ D2 1 D1 0 √ P3 0 D0 1 √ √ √ P2 1 P1 1 √

5、D 10、D 15、A

S1=1⊕3⊕5⊕7=0 S2=2⊕3⊕6⊕7=1 S3=4⊕5⊕6⊕7=1 所以S3S2S1=110,第6位出错,可纠正为0000111,故欲传送的信息为0001。

三、 (12 分)
解:该存储器的地址分配如下: 4K× 8 EPROM 0000 H~0FFFH 4K× 8 EPROM 0100H ~ 1FFFH 4K×4 RAM(2 片) 2000H ~ 2FFFH 2K×4 RAM(2 片) 3000H~37FFH 1K×4 RAM(2 片) 3800H~3BFFH 存储器逻辑图如图所示。

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四、 (15 分)解:
2bits ① OP 5bits ② OP 8bits ③ OP 7bits 地址码 1 4bits 寄存器索引 4bits 寄存器索引 1 9bits ④ OP 16bits ⑤ OP 操作码 1111111000011111 7bits 地址码 2 7bits 位移量 4bits 寄存器索引 2 7bits 地址码 操作码 111111011 1111111000000000 总共 32 条 操作码 11110111 111110000 总共 12 条 操作码 11101 11110000 总共 8 条 操作码 00 01 10 11000 总共六条 总共三条

五、 (15 分)解:
操作流程图和微操作序列如下:

六、 (12 分)解:
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(1) 在中断方式下,每 32 位(4B)被中断一次,故每秒中断 0.5MB/4B = 0.5×106/4 = 12.5×104 次 1 秒钟用于中断的时钟周期数为: (18+2)×5×12.5×104 = 12.5×106 因为 CPU 主频为 500MHZ,所以 CPU 用于该外设 I/O 的时间占整个 CPU 时间的百分比是: 12.5× 6 10 /500×10-6= 0.025 =2.5% (2) 在 DMA 方式下,每秒进行 DMA 操作 5MB/5000B =103 次,1 秒钟之内用于 DMA 操作的时钟周 期数为:500×103 因为 CPU 主频为 500MHZ,故在 DMA 方式下,CPU 用于该外设 I/O 的时间整个 CPU 时间的百分比是: 500×103/500×10-6 = 10-3 = 0.1 % ]

武汉大学计算机学院 2010-2011 学年第一学期 2009 级《计算机组成原理》 期末考试试题 B 类 B 卷(闭卷)
学号_____________ 班级 _________ 姓名_____________ 成绩________ 一、单项选择题(每小题 2 分,共 20 分) 1、机器运算发生溢出的根本原因是 _______。 A.数据的位数有限 B.运算中将符号位的进位丢弃 C.运算中将符号位的借位丢弃 D.数据运算中的错误 2、在 Cache 更新时,把数据同时写入 Cache 和主存的策略是 _________。 A.写直达 B.写回法 C.按写分配法 D.不按写分配法 3、层次化存储器结构的设计是依据 _________ 原理。 A.存储器周期性 B.存储器强制性 C.访存局部性 D.容量失效性 4、在虚拟存储器中为了提高主存的命中率,可以采取的措施是 _______。 A.增大主存容量 B.增大辅存容量 C.增大 Cache 容量 D.将 LRU 算法改为 FIFO 算法 5、以下错误的叙述是 _______。 A.RAID0 采用镜像盘 B.RAID1 采用磁盘镜像 C.RAID2 采用海明码校验 D.RAID3 采用奇偶校验 6、在采用增量方式的微指令中,下一条微指令的地址 ________。 A.在微指令计数器中 B.在微指令寄存器中 C.在程序计数器中 D.在本条微指令的顺序控制字段中 7、垂直型微指令的特点是 _______。 A.微指令格式垂直表示 B.控制信号经过编码 C.采用微操作码 D.多层次表示
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8、组合逻辑控制器中,微操作信号的形成主要与 _______信号有关。 A.指令操作码 B.指令译码信号和时钟 C.指令地址码 D.状态信号与条件 9、通道处理器不具备______功能。 A.中断 B.DMA C.程序控制 D.数据运算 10、硬盘的输入输出适合采用 _______方式。 A.程序查询 B.程序中断 C.DMA D.IOP 二、运算方法与运算器分析题(共 20 分) 一种(7,4)海明码的定义为:由 4 个信息位 x1 , x2 , x3 , x4 按以下模 2 加法运算方式构成 3 个校验位 c1 , c2 , c3 :

c1 ? x1 ? x2 ? x3 c2 ? x 2 ? x3 ? x 4 ? x4 c3 ? x1 ? x2

(mod2) (mod2) (mod2)

将这些信息位和校验位构成码字 w,即

w ? ?x1 , x2 , x3 , x4 , c1 , c2 , c3 ? ? ?w1 , w2 , w3 , w4 , w5 , w6 , w7 ?
1、 (10 分)计算相应的(7,4)海明码的全部码字。 2、 (10 分)用组合逻辑设计一个海明码的编码器和译码器。 三、指令系统与控制器设计题(共 20 分) 某一单流水线处理机,包含取指、译码、执行 3 个功能段。取指、译码各需 1T;在执行 段,MOV 操作需 2T,ADD 操作需 3T,MUL 操作需 4T;各操作在 1T 内取数,在最后 1T 写结果。执行下面程序后按要求分析指令流水线的功能。 k: MOV R1,R0 ;R1 (R0) k+1:MUL R0,R2,R1 ;R0 (R1)*(R0) k+2:ADD R0,R2,R1 ;R0 (R2)+(R3) 1、 (5 分)设计并画出流水线功能段的结构图。 2、 (10 分)考虑指令数据相关性,设计并画出指令执行过程流水线的时空图。 3、 (5 分)为了加快速度,可以采取那些改进措施。 四、存储系统与存储结构分析题(共 20 分) 某计算机的主存-Cache 存储器层次采用组相联映射方式,字块大小为 64 字。Cache 存 储器容量为 32 字块,按 4 字块分组,主存储器容量为 1024 字块。 问: 主存地址共需多少位? 主存地址字段如何划分, 各需多少位? 假设 Cache 存储器起始 时为空,CPU 从主存单元 0,1,2,…,3071 依次读出 3072 个字,采用 LRU(近来最少使用) 替换算法,求命中率。 五、输入输出系统设计题(共 20 分) 在一个 8 级中断系统中,硬件中断响应从高到底优先顺序是: 1~2~3~4~5~6~7~8, 设置中断屏蔽寄存器后,中断响应的优先顺序变为
第 7 页 共 10 页

1~3~5~7~2~4~6~8。 1、屏蔽码应如何设置? 2、如果 CPU 在执行一个应用程序时有 5、6、7、8 级 4 个中断同时到达,CPU 在按优先顺 序处理到第 3 个中断请求的过程中又有一个 3 中断请求到达 CPU, 试画出 CPU 响应这些中断 的顺序示意图。

武汉大学计算机学院 2010-2011 学年第一学期 2009 级《计算机组成原理》 期末考试试题 B 类 B 卷(闭卷)

参考答案
一、单项选择题(每小题 2 分,共 20 分) 1、A 2、A 3、C 4、A 6、A 7、C 8、B 9、D 二、运算方法与运算器分析题(共 20 分) 1、相应(7,4)海明码的全部码字如下: 5、A 10、C

2、海明码的编码器和译码器如下:

三、指令系统与控制器设计题(共 20 分) 解:
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(1) (5 分)功能段结构图如下:
MOV MUL ADD 取指 译码 执行

取指

译码

(2) (5 分)k+1 指令取数(R1)与 k 指令数据相关,需延时一个时钟周期,k+2 指令取数需延 时一个时钟周期,写数(R0)与 k+1 指令数据相关,需延时一个时钟周期。

取 指 取 指 取 指 码 译 数 码 取 入 译 码



取数

加 入



取 数 写

MUL

MUL 入



(3) (5 分)可以采取改进措施: ①软件处理:编译优化时,取消 k+1 条指令,因为该条指令无作用。 ②硬件处理:在取数相关时将上一条指令在写入前的数据直接取来,需要增加一条通道。 四、存储系统与存储结构分析题(共 20 分) 解: 主存储器容量为 1024 字块,需 10 位表示;字块大小为 64 字,需 6 位表示,所以主存地 址共需 16 位。 主存地址字段划分为块标记、组号、组内块号和块内地址。 Cache 存储器容量为 32 字块,按 4 字块分组,组内块号为 2 位,共 8 组,所以组号为 3 位,块内地址为 6 位。因为主存地址 16 位,所以块标记为 16-3-2-6=5 位。 15 11 10 9 8 6 5 0 主存地址格式为: 主存单元 0,1,2,…,3071,按 64 字为一块共 48 块,块号为 0~47; Cache-主存的映射关系如图。
块标记 组内块号 组号 块内地址

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块0 0区 块7 块8 Cache 0组 块0 1组 块4 2组 块8 3 组 块 12 4 组 块 16 5 组 块 20 6 组 块 24 7 组 块 28 块1 块5 块9 块 13 块 17 块 21 块 25 块 29 块2 块6 块3 块7 块 15 块 16 块 23 块 24 块 31 块 32 4区 块 39 块 40 5区 块 47 1区

块 10 块 11 块 14 块 15 块 18 块 19 块 22 块 23 块 26 块 27 块 30 块 31

从主存单元依次读出 3072 个字,相当于依次读出 48 个块。每次读块的第一个字是不命 中的。由于每一个块读完以后不再读了,所以命中率是(3072-48)/3072=98.4%。 五、输入输出系统设计题(共 20 分) 答:CPU 处理中断的过程为:2-4-3-1-3-5。其中第 3 级中断程序分成两段执行。执行 过程图如下。

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