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公共通用无线接口(CPRI)协议的FPGA实现_图文

东南大学 硕士学位论文 公共通用无线接口(CPRI)协议的FPGA实现 姓名:夏海山 申请学位级别:硕士 专业:信号与信息处理 指导教师:裴文江 20070301

摘要
在无线通信领域,直放站通过将基站覆盖范围之外的无线信号进行射频/中频处理,再传输到基 站进行信号处理,以此弥补基站覆盖范围之外的盲区。由于直放站与基站间缺乏统一的接口规范, 对于不同的基站,直放站需要提供不同的接口。鉴于存在上述缺陷,公共无线接口联盟提出了公共 通用无线接口(cPRI)规范标准。该标准定义了无线基站内部无线控制中心(REc)和无线设备(RE) 之间的接口。公共通用无线接口对无线基站配套产品进行了规范化,有助于建立一个充满竞争的RF 部件产业,使整个无线通信产业链受益,是无线设备中的一个重要组成部分。本文主要分析了cPRJ 协议,并通过FPGA实现了~个CPIu协议应用评估系统。主要工作包括: 第一章介绍了无线通信系统的框架,网络拓扑,以及无线射频单元(RE)的在系统中的作用,

针对现在无线网络覆盖中的缺陷,阐述了cPIu协议在无线通信系统中的作用和意义。
第二章详细分析了CPRI协议。cPIu协议定义了物理层和数据链路层协议。cPRI协议通过物

理层链路维护保证了数据的正确传输。通过多路复用的方式,控制和管理以及同步信息等控制信息
和用户IO数据通过数据链路层在RE和砌Ⅺ之间进行传输。虚拟应用层可以方便地对RE设备进 行管理。

第三章首先介绍了FPGA实现的基本流程和}玎)L语言在开发FPGA中的优点。在详细分析了
VHDL语言和vedlog语言的特性后,选择verilog瑚)L语言作为CPRJ协议实现的开发工具。在确 定开发环境后,本文仔细考察了Altera公司的s订aix Gx芯片,在了解strati)【Gx芯片的各种特性 后,选择了这款芯片作为cPRI协议实现的硬件平台。

第四章详细介绍了cP砌协议的实现方法。首先介绍了cPm协议实现的系统框架和功能模块划
分。在此基础上,分别详细说明时钟发生器模块,CPRj协议解析模块,高速收发器模块和}IDLC 协议解析模块的功能,实现原理,并给出了逻辑仿真图。 第五章介绍了CPRj应用评估系统,说明了应用评估系统对设计进行功能验证和性能分析的方 法,并给出了测试和性能分析报告。 第六章对全文进行了总结,并对系统提出了改进方案。

关键词:CPRI无线基站无线设备现场可编程门阵列速率自协商

ABSTRACT

ABSTRACT
m the丘eld of radio coInmullic撕on,In tlle
which receives the mdio tlle
area

tbe

s伽on

cannot

cover,也ere should be



repea0既

si弘al and曲nslates

t11e radiO
an

si印“to

me

si印al幻廿le

s诅石on.hl吐lis way,the repeaters is

coⅡlplement for吐1e

iIl钯田耐iate舶quency signal,sends of s锄on t0 coVer the blind
area

tIle嘲石0n.However,出e r印eater
no

has to provide di舒∞∞t

inte而ces

f研diffbrem stanons because也ere is

specificadon fbf the interfhce

be储een

tbe statiOn and the rep∞tor.It is not only increasing me costs of

producdon:but also makiIlg the P巾duc虹on and maintenance R丑dio

iIlco“vin肋t.Tberefbre Cbmmon

Public

k懈位e
cm鲥0ns

unit propOse

ne

Co姗on Pubhc R丑dio Inte血ce speci行c鲥on.
beMeenⅡ璩REC
and RE.CPRJ

The up t11e

speci丘c撕on

spec嫡es me interface

speci石c鲥衄is heIp向lto


s吐

for the

c衄ponents

oftlle

stadonⅥ,hich谢ll

make fbr settil唱up

compentive RE fbcuses
on

CPIu spec访catiOn is

a11

important coⅢponent of me RE.Tllis CPRJ speci矗cation. Of nle radiO

dissefn撕蚰mainly

in血s廿y. me CPm

specification趾d

FPGA

Firstly,this thesis network and tbe role

in订。血ces也e‰ework
of吐le RE played

iInplelI】髓tⅡ1e

coIm谢c撕on system
meaIling 0f tlle

and the toplogy

of妞

inⅡ1e

system.it i11us勺la把s the iIllporcaⅡt r01e of也e CPRI

specific撕曲played
sDecificadon. Secondly n

in me radio

co砌mic出0n syst锄and出e
pl蜘e,C&M

i呷1锄豇n

of CPRl

demolls衄tes
as

me CPRI speci丘c撕on in
as

detail.CPⅪspecmcadon
ca工l

de丘11es也e

IaverI彻d

layer 2 protoc01s fbf the打ansf宅r ofuser and RE
as

weⅡas synchrc咀izadon infbnnation between REC

well

bet、Ⅳeen t、vo REs.The virnlal

application

m柚age

the RE convienⅡy仕1rough the

C&M
HDL

c}mnel.
advantage of the

Th主rdly,it in订oduces也e
as

HDL(H矗羽ware

De啦口L姐guage).It chooses也e V商109
compadng the fcature of the
as

me solu石0n for tbe

iII】plem即tation

of the CPRI

speci6cad衄aner

VHDL and the Verilog HDLit chooses吐1e

S缸砸x

GX chip manufactllre bv Altera

the

developm肋t

platfbnn a矗er in订oducing the key feamre ofⅡ1at chip

Fo曲lV,it

demOns仃ates

the iⅢpleⅡlen诅丘0n

of

CPRI

spec讯c撕蚰based

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Stra血GX

develo口ment board.n in仃oduces血e svstenl

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mOdule Of clock

genera血g,cP砒speci丘catm
one

it demonsmnes tlle theory

F删y,it desigIls
Fi越1ly,it

hi曲印eed圩aⅡceiVer aⅡd HDLc pro妣ol parsing specialIy彻e by ofthe血plemen叫on and displavs廿1e siInula矗on. a evaluation system t0 veI毋the cPRI曲plem髓tation缸d eval删e me capability
parsiIlg

oftlle irnplementation.It gives t11e

tes血g

r印ons ofthe impkmen乜石蚰thlDu曲廿1e evalu撕on system.

smnmarizes all the work iIl廿le

p印er,showsⅡ圮insu蚯ciency,and

gives

an

advice and

exDed蜘on

to吐1e succe(Iem work.

Key words:CPRI,radio s诅tion,radio equipment,FPGA,rate

auto.neg胡ation

II

东南大学学位论文独创性声明

本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究 成果。尽我所知,除了文中特别加以标注和致谢的地方外,论文中不包含其他人已经发 表或撰写过的研究成果,也不包含为获得东南大学或其它教育机构的学位或证书而使用 过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明 并表示了谢意。

研究生签名:

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研究生签名:豆油山I

导师签名:!爱£乏b

日期:‘7.『.r

第一章绪论

第一章绪论
1.1课题背景及意义
在无线通信领域,直放站通过将基站覆盖范围之外的无线信号进行射频/中频处理,再传输到基 站进行信号处理,以此弥补基站覆盖范围之外的盲区。一个基站往往和多个直放站连接,从而扩展 了基站的覆盖范围。然后,由于直放站与基站问缺乏统一的接口规范,对于不同的基站,直放站需 要提供不同的接口,不仅提高了开发成本,还为产品的生产和维护带来诸多不便。
基于这一缺陷,公共无线接口联盟提出了CPIu(Common
Pllblic Radio

hlIemce)规范【l捌,遵

循cPRJ规范的Ⅺ把和RE之间可以相互连接。从图1.1可以看出,CPIu定义了无线基站内部无线 控制中心和无线设备之间的接口,通过cPRJ接口,无线基站的控制部分和射频部分实现分离,从
而将基站的射频部分拉远,在不增加容量的情况下实现对特定地区的低成本覆盖,共享基站的基带

资源。所以又被称作射频拉远,RE也被称为射频拉远模块(mm)。

图1.1:基站系统框架图

CPlu是实现分布式覆盖的有效手段之一,可以将大容量宏蜂窝基站集中放置在可获得的中心机 房中,基带部分集中处理,射频部分通过光纤拉远,分置于网络规划所确定的站点上。分布式覆盖 主要优点如下: 第一:由于基带部分集中放置射频部分置于天面,从而节省了常规解决方案所需要的大量机房。
第二:通过采用大容量宏基站支持大量的光纤拉远,实现了容量与覆盖之间的转化。

第三:通过基带部分在大容量宏基站集中处理,多个RE可以共享基带资源。因此建设支持相

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同话务量的网络,可以节省基带投资。
第四:网络发展之后,随着用户数的增加,网络容量需求增加,初期容量与覆盖之间的平衡可

能被破坏,通过“扩容不加站”实现对网络的平滑调整。 第五:RE与主基站之间采用光纤连接,与常规解决方案中天线与机房之间馈缆连接相比,可
以免除其带来的馈缆损耗。

基于凹Iu协议的RE具有下列特点:体积小,由于仅有射频部分,建站无需机房;重量轻,可
方便地安装在水泥预制杆、拉线塔以及建筑物的墙体上,无需专用铁塔;更软切换提高服务质量,

不同RE覆盖的小区间切换为更软切换,质量更有保证;基带共享,通过RE级联,将城区大片区 域的覆盖通过一个宏基站完成基带处理,同处一地的基带资源共享,实现了话务量不均匀的各地区
资源的充分利用;容量大,由于RE是共享基站的基带处理单元,可提供与宏基站载波扇区相当的 容量;环境适应性强,一般采用市电供电,适应室外环境。 CPRJ的主要应用场景:1)城市的特定区域;由于城市地区无线环境比较复杂,高层建筑、大

型室内购物、办公场所以及地下商场、停车场、地铁等地下设施的大量存在,使得网络覆盖存在许
多的阴影、盲区。而要完善这些地区的覆盖,还要综合考虑到覆盖质量、建设成本、工程安装等因

素。CP砒利用REC基带资源,通过射频模块拉远的方式,为城市无线网络特殊区域的完善覆盖提 供了一种灵活的选择。由于RE具有的体积小,重量轻等特点,便于实际工程安装实施,也降低了
建设成本。2)县城地区;REC与RE配合组网,在充分利用REC容量的同时,也使得县城与郊区 地带之间的切换为更软切换,网络的质量得到提高。由于RE在逻辑上相当于基站的覆盖延伸,因 而对于上级维护中心,一个县城相当于一个基站站点,在简化了网络的结构的同时,减少了管理和 维护的工作量。3)乡镇及周边地区;当乡镇中心距离县城中心距离较近时,可以直接在乡镇中心安 装一个I沮,从而利用县城内REC的建设余量。如果距离县城较远,而且与县城连接的公路也需要 实现覆盖,可以选择RE串联的方式。RE的室外型设计、体积小、安装容易的特点,可以作为这种 地域覆盖灵活的选择。相对直放站的覆盖方式,覆盖质量可大大提高;相比基站,可降低设备成本。 4)旅游景点:旅游景点的主要特点在于环境复杂、话务具有季节性变化。根据景点规模,可以采用 建设少量REC同时增加若干I逻进行覆盖的方式;或者在景点规模较小时,只需从周围话务量小的 基站的REC引出RE进行覆盖即可。

由此可见,CPRj实现的分布式覆盖方式是移动通信,尤其是3G中保证无线网络无缝覆盖和服
务质量的不可缺少的手段。



第一章绪论

1.2课题研究主要内容 本课题针对CPRJ协议的FPGA实现而展开,首先详细介绍了凹RI协议,并对协议进行了分析,
然后针对H.GA实现方案进行了比较,在对协议的实现方法进行详细的阐述后,设计了评估应用系 统对实现方案进行了功能验证和性能分析。本文主要工作分为六个部分: 第一章介绍了无线通信系统的框架,网络拓扑,以及无线射频单元(RE)的在系统中的作用, 针对现在无线网络覆盖中的缺陷,阐述了CPRJ协议在无线通信系统中的作用和意义。

,第二章详细分析了CPRI协议。cPm协议定义了物理层和数据链路层协议。凹Ⅺ协议通过物
理层链路维护保证了数据的正确传输。通过多路复用的方式,控制和管理以及同步信息等控制信息
和用户IQ数据通过数据链路层(Layef 2)在RE和RBC之间进行传输。虚拟应用层可以方便地对

RE设备进行管理。 第三章首先介绍了辟GA实现的基本流程和卸DL语言在开发FPGA中的优点。在详细分析了

ⅥDL语言和Ve棚og语言的特性后,选择ve柑og阳)L语言作为cPRJ协议实现的开发工具。在确 定开发环境后,本文仔细考察了Altem公司的s缸a_i】【Gx芯片,在了解S妇敬Gx芯片的各种特性
后,选择了这款芯片作为CP砒协议实现的硬件平台。 第四章详细介绍了cPRI协议的实现方法。首先介绍了cPRJ协议实现的系统框架和功能模块划 分。在此基础上,分别详细说明时钟发生器模块,C期U协议解析模块,高速收发器模块和印)LC 协议解析模块的功能,实现原理,并给出了逻辑仿真图。 第五章介绍了C'P]fu应用评估系统,说明了应用评估系统对设计进行功能验证和性能分析的方 法,并给出了测试和性能分析报告。 第六章对全文进行了总结,并对系统提出了改进方案。



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第二章公共通用无线接口(CP酣)协议研究
为了有效的对无线基站进行产品划分,独立地发展无线设备控制中心(简称砌蔸)及无线设备 (简称RE)技术,爱立信、华为、NEC、北电网络及西门子公司成立了通用公共无线接口(CP砒) 联盟,致力于从事无线基站内部无线设备控制中心(简称砒把)及无线设备(简称RE)之间主要 接口协议的制定工作。 CPⅪ联盟在2003年9月30日,发布了CPRI规范v1.O,定义了点到点拓扑结构的接口规范, 为级联功能提供机制保证。2004年7月15日,发布了CP砧规范v1.2,完善了v1.O物理层(光接
口和电接口)的基本参数定义,2004年10月底完成cPIu规范v2.O,增加级联功能,物理层,数据

链路层保持不变。为了促进cPRj协议的推广,cP砒联盟采用了不主张权利的知识产权策略,不对
生产符合cPRJ接口的射频部件商收取专利费。CPRJ对无线基站配套产品的规范化,有助于建立一

个充满竞争的RF部件产业,可以使整个无线通信产业链受益。
2.1

CP甜协议框架
未来无线基站应该为移动网络操作者提供灵活的配置,也就是说,除集中的无线基站外,包括

远程无线设备在内的更多的基站系统结构将被支持。这些可以通过将基站分解成所谓的无线设备控 制中心(砌弼)和无线设备(RE)本身来实现。两个部分可以本质分离(即RE与天线紧密相连,而
REc被固定在便于访问的地点)或共处在一传统的基站中。

无线设备控制中心经由1ujb接口(用于I,MTs无线访问网络)提供对无线网络管理员的访问,
而无线设备作为空中接口为用户设备服务(在uMTs网络中,这就是uu接口)。REC包含数字基 带处理功能,而RE有模拟无线频率功能。

除了用户平台数据(IQ数据)之外,控制和管理以及同步信息必须在REc和RE之间交换。 所有信息流使用恰当的物理层(ky日1)和数据链路层(Layer 2)协议在数字链路进行多路复用传
输。不同的信息流经由适当的业务访问节点存取于数据链路层(L丑yer 2)。这就定义了图2.1所示

的通用公共无线接口(CPRI)。在支持I疆联网的系统结构中C脚也可以作为两个RE之间的链路使
用(图2.2)。



第二章公共通用无线cPlu协议

图2.1:基本系统结构和通用公共无线接口定义

图2.2:RE之间存在一个链路的系统结构

CPlu协议支持多种连接方式。可以满足灵活的网络拓扑结构。几条CPRj链路可以用来增加系 统容量来满足有很多天线和载波的大系统配置要求。这就要求一条CPIu链路能够完整携带某个天 线和某个天线载波的一个IQ数据流(尽管允许同一个天线载波可以同时在几个链路上传输)。一 个R】把可以为几个RE提供服务。而且RE之间可以通过三个基本联网结构进行交互。

图2-3:REC和RE之间的连接



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图2-4:一个砌Ⅺ和多个RE之间的连接(星形结构)

图2.5:链式结构

图2_6:树式结构

图2.7:环形结构


第二章公共通用无线凹RI协议

C剽Rl定义物理层(LayH 1)和数据链路层(【ay日2)协议,服务于用户、控制和管理以及同 步平台信息在REC和RE之间或两个RE之间的传输。接口支持以下类型的信息流:1)IQ数据: 用户平台信息所用的同相和正交调制下的数据(数字基带信号)格式。2)同步数据:用于帧和时间 调整的同步数据。3)层1带内协议:与链路有关且直接被物理层传送的信号传输信息。用于系统启 动、物理层链路维护和与物理层用户数据密切联系的时间关键信息的传输。4)厂商特定信息:这种
信息流是为厂商特定信息保留的。

图2.8:cP砒协议概述

图2-8总结了基本协议的层次。用户平台信息以IQ数据模式传送。不同的天线载波的IQ数据 在电或光传输线上被时分复用方案传输。C&M数据被作为频带协议(时间关键信息化数据)或层3 协议(非CPⅪ规范所定义,位于适当的数据链路层顶部)传送。CPIu支持两种不同的用于c&M 数据传送的数据链路层协议——}玎)LC的子集和以太网。一些附加的C&M数据与IQ数据一起定 时多路传输。最后,另外的时段可以用于传送任何类型的厂商特定信息。

2.2CP砒帧结构
~个U】~frs帧由超帧组成,超帧由基本帧组成。cPRJ帧层次结构如图2-9所示,z:超帧序列 数;x:基本帧序列数:w:基本帧里的字数;Y:每个字里的byte数。序列w卸为控制字。z、x、
W、Y、B的取值范围如表2.1所示:



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图2.9:帧结构示意图

表2 1:索引的取值范围 CPRJ比特速率 [Mbit,s】
614.4 O Z X







0,l,…,7 O,1,…,16 0,1,…,32

1228.8 2457.6

O,l,…,149

O,1….,255

0,l,…,15

0.1

O,1,2,3

2.2.1

CPm基本帧

基本帧长:1 Tc=1/3.84MHz=260.416667ns。一个基本帧包含16个字:w=0…15,字长T依 赖于线比特率。w=o用于控制字;bit:B=0…T—1.byte=8bit,Y=0:B:O…7,Y=1:B=8…15,……, W=l…15用于用户平台的IQ数据传输。

表2.2:控制字的长度 CPIu比特速率 [Mbi讹】
614.4 1228.8 2457.6

字长 [bit】
T=8

控制字包含中的字节

拌Z.X.O

T:16 T=32

杞.X.O.#Z.X.1
群Z X.O,撑Z

X.】,忆.X.2,拌Z.X.3

CPRJ数据在传送过程中首先传送基本帧的控制BYTEs,然后依次传送IQ数据。基本帧结构因

第二章公共通用无线cPRI协议

线比特率而异,图2-lO,图2-1l,图2.12分别描述了在不同线比特率的情况下基本帧的传送顺序。 一个ByrES中的b“分配遵从ⅢEE 据的物理传输序列根据mEE
Standard std

802.3-2002,即bit 70dSB)=H到b“00LsB)号A。密码数

802.3-2002采用8B/10B标准。ByrES的传输序列由图

2一lO,2?ll'2一12的右边说明(一个点代表一个B1rrE)。8B/1∞编码后的10b“密码组(”蛐i自劐”)
从“a”开始以串行数据流传送。
Wt O.1,Z 3.4。5.0.7.&0,10。11.12.13,科.,5

—'卜1卜-..一_.卜1一 tlme

图2-lO:614.n伯i怕a,m线速率下基本帧的结构
Wt
O.’。夏3.t 5,或7.8.§,10.’1.t2。1是'4.1参

B=D=

8={:

Y?O

Yt'

和'5:



c叫恻
图2.1 1:1228.8Mbit/s CPIu线速率下基本帧的结构



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图2.12:2457.6Mb彬s CPRJ线速率下基本帧的结构 用户平台IQ数据所要求的采样宽度依赖于应用层面。该规范提供了通用的映射机制来实现所

需采样宽度。表2.3提供I和Q采样的选项列表。一个基本帧中混合采样宽度虽没有具体阐述但如
果需要也可以实现。一个IQ采样包含一个I采样和一个同样大小的Q采样。 表2t3:IQ采样数据宽度可选列表 链路方向 下行链路 上行链路 采样符号宽度



范围[bi蜘
8,9,10,...,20



4,5,6,…,10

一个AxC容器(基本帧中的IQ数据块部分)内的1Q采样映射:从LSB(Io,QO)到MsB(n证一l,
QM一1)或(ⅡvI’一1,QM’-I):I和Q采样交替发送按时间先后排序;连续的,之间无任何保留bit; 表2.4列出了可选的上行和下行过采样率。每个AxC的lQ采样宽度和上行和下行的过采样率由应 用层决定。不同的过采样率下IQ采样安排和传输次序如图2-13,图2—14,图2-15。

10

第二章公共通用无线cP砌协议

表2.4:上行数据和下行数据过采样率可选列表 选项l


选项2


下行链路过采样率 下行链路IQ采样符号 上行行链路过采样率



I’Q


LQ


上行链路IQ采样符号

I,Q,I’,Q’

I,Q,I’,Q’,I”,Q”,I”’,Q”’



Ie
Q0

11
Q1

12



圈删硼
r.
Q1. r'
Q‘,
I‘2

图2-13:通过一个下行连接的IQ采样数据(过采样率1)

Ik k

I~。k.

Q.2

目删硼

圈::口::匪丑::圈::圈嫩朋
图2.14:通过一个上行连接的IQ采样数据(过采样率2) 图2—15:通过一个上行连接的IQ采样数据(过采样率4) 基本帧中Axc容器的映射规则(适用于上行和下行):每个A】【c容器作为一个块发送;不允 许交迭的Axc容器;IQ数据块中每个AxC容器的位置由下述选项之一决定;选项1(packed p∞i硒n):连续增序排列每个AxC容器,选项2(na曲le p∞砸0n):A)【C容器的第一个bit被定位
在IQ数据块的一个偶数序号的b“上,未被使用的bit为保留b“(“r”);
Packed POsi拄on
Axe contaIner#O




AxC

contannef#1{

l A)(C∞n谊Inef撑Nl”r¨.

,"m一”t ★
FIe撕bIe Pos#bn
“r’

● ’
Axe contaInef#j I


f●
l’r’l }”r-…

AxC contaIner#l



9r



lQ data bIOckin

basic仃ame



图2.16:AxC数据在IQ数据中的映射

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2.2.2子信道定义



逐级嵌套的256个控制字按每四个字一组编为64个子信道。子信道序号N鳓…63,每个子信
道里的控制字序号xs:o一3,一个嵌套里的控制字序号X=Ns+64堰s。图2.17和图2—18阐述了子信
道里控制字的组织情况。表2.5列出了每个子通道中控制字的意义。

图2.17:超帧子通道结构图

dexⅨ

∞蜘嘏悔0
~㈨‘
cof☆d"fc
■《hr‘ub酶a哺目
x,r0







15

,8

扣1













e3



























图2.18:超帧中的控制字和子通道示意图


第二章公共通用无线oRJ协议

表2.5:超帧中的控制字
SubchanneI number l岵
0 purpose of subchanneI Xs=0 Xs=1 Xs=2

Xs=3

sync.妇iming

Sync K28.5


byte

HFN

BFN.IOw

BFN城曲
slOwC&M
pom把rp reserved

1 2 3

slOwC&M

slowC&M
VerSlon

slOwC&M

slowC&M
L1.reset—LOS… reserved

Ll曲∞d prot
reserved

stamIp
玎埔erved

reser、,ed

15 16

n落enred

n落日vcd

∞隧例ed
V日ldor印eci右c

n络er、怕d

n络erved

v句妇
speci丘c vendor

vendor印∞胤

、恤dor印喀c班c

vlmd∞sp∞i丘c

p一1

V∞dor speci丘c

V%dor印eci右c

V∞dor specific

Vendor spcci丘c

specmc
Pointer P

f缸tC&M

fbtC&M £挝C&M

缸tC&M
臼stC&M

f如tC&M

触C&M
nstC&M

63

f缸tC&M

缸tC&M

对于子信道O,序号Y≥l的控制ByIEs圮.XⅣ的内容是保留的(。r”),但不包括同步控制字

(X酬),表2.7将给予定义。对于子信道l,表2.8将给予定义。子信道2中。序号Y≥l的控制
BYrES勉.X.Y的内容是保留的(“r”)。HFN对应忆.“.O(如图2一19)'BFN对应忆.128.O和杞.192.O(如 图2?20)。其中,忆.192.Ob7—b4是保留字。

表2.6:用于同步的控制字 字节索引
ZO.O Z.64.0

功能 超帧起始字节

内容
K28.5

m=N(超帧索引)

HFN:o…149.


TMTs无线帧中的第一个超帧的m酣=O.

HFN比特映射关系如图2.19 Z.128.0和Z.192.O

uMrs NodeB帧索引
(BFN)

圮.128.O(低字节)和#z.192.0的b3—bo是BFN的
值,桴z.192.O的b4.b7保留
BFN的映射关系如图2-20

87

bo

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b0

b7



b0

图2-20:BFN映射

表2.7:同步控制字

CP砒比特速率
[Mbi讹]
614.4

撑Z.X.O

同步控制字节 圮.X.1 圮.X.2
填充字节

圮.X.3

同步字节
K28.5fBChl D16.2f50h)

1228 8

K28.5rBCh} D5 6(C5h)

N/A

D16.2(50h)
2457.6

K28.5(BCh) D16.2(50h)

D16.2(50b)

D1 6.2f50h1

序列K28.5—哪5.6和K28.5+D16.2由8B门0B标准定义,按nl/和/12/J颐序集合(反向不一致性的 mLEl序列和保留不一致性的IDLE2序列),并由通用旧式sERDEs设备支持。从表2.7发现,发

射机把D16.2和D5.6均作为忆.x.1 bytc发送,则接收器将接收到D16-2和D5.6。 链路重置由启动状态机规定来管理。RE重置由重置bit圮.130.O决定。重置通告仅从主端口发 送到从端口。重置确认仅从从端口发送到主端口。当主设备要重置从设备,它将设置DL圮.130.O b0 至少lO层嵌套。在接受到一个有效的重置信号后,从设备将通过同一链路设置uL圮.130.ObO至少
5层嵌套。当RE接收到任一丛端口的有效重置信号时,它不仅重置自己,而且迅速发出重置信号
到其所有主端口,即设置DL#z.130.Ob0至少10层嵌套。当RE处于重置状态但该链路仍在传输, 则设置sDIbit。

通过多嵌套过滤保护信号bi谯。过滤是对来自最近五个嵌套的信号bit的5种实例进行多数裁决。 过滤保证一个信号实例的两个连续错误接收不会导致解码出一个错误。这种过滤要求适用于以下信

号bi协:圮.130.OJ)o:“R”(王己es的在DL和UL中;其他带内协议bi乜的过滤,即忆.66.O(HDLc比 率),圮.194.O(以太网信道指示器),勉.130.O(层1链路维护)和忆.2.O(协议版本)将由应用层完
成。

2.2-3控制和管理(c&M)信道
CPRl支持两种不同类型的C&M信道,

C&M信道选项1:慢速c&M信道,基于高速数据链

路控制(HDLc)。c&M信道选项2:快速c&M信道,基于以太网(E吐lemet)。

14

第二章公共通用无线CPRJ协议

选项之一是使用控制和管理(C&M)数据的慢速皿Lc信道。比特率由初始化信息byte:
忆.66.O(见表2.8)中的低3位决定。}玎)LC串行数据的控制BⅥES的映射由图2-2l到图2.24不同
的配置给定。如果配置无效,则当作没有I玎)LC数据处理。

表2.8:如)LC可选速率(kbi以)
CPRI比特

忆.66.0:耐Ir







忆,66.小=frrr
r00l

杞.66.o=弧rr 忆.66.0=弧Tr 圮.66.o:铂Ⅱ
rolO roll r100

圮.660=

r咖101...Ⅱ
r玎lll

瞰bi以】
614.4 1228 8 2457.6

noHDLc noHDLc
noHDLC noHDLC

240 240 240

480 480 480

960 960 960

19200 19200 19200 拌Z.1.0 撑Z.1.1

i玎谢id
invalid invalid iIⅣalid

蛇.1.O 忆.129.O

圮.1.0 圮.65.O 忆.129.O 杞,193.O

忆.1.O 圮.1.1
捍Z.65.0

用于}玎)LC

控制字的子 通道和字节
顺序

铊.65.1 圮.129.O 杞.129.1 杞.193.O 忆.193.1

杞.1.2 忆.1.3 忆.65.O 铊.65.1 圮.65.2 忆.65.3 忆.129.0 忆.129.1 杞.129.2
群Z.129.3

圮193.O 杞.193.1 圮.193.2 圮.193.3

图2.2l:240kbi讹的阳)Lc数据在控制字中的映射

15

东南大学硕士学位论文

图2.22:480kbi以的}Ⅱ)I C数据在控制字中的映射

图2.23:960kbi如的皿LC数据在控制字中的映射

图2-24:1920kbi以的瑚)LC数据在控制字中的映射

cPRI慢速C&M数据链路层应该遵循HDLc标准(IsO/ⅢC 13239:2002(E))。HDLC数据帧
结构和数据链路层遵循[10】。另外慢速控制和管理(C&M)信道数据链路层要遵循以下规则:HDLC 信息区域长度在HDLC帧结构中支持任何8位数;HDLc信息区域的位传送次序在HDLC帧结构中 为最不重要的位优先(LsB);HDLC帧结构用一个8位的数字表示地址,且256中可能均可用。扩
16

第二章公共通用无线cPRJ协议

展的地址区域在阳)LC数据帧结构不可用。}玎)LC数据帧结构遵循Is0肥C

13239:2002(E)[10】

标准。数据保护遵循m)LC标准,ISo/mC 13239:2002(E)【10】。标记肪LC帧结构按照标记的 次序开始结束。一个标记不能同时作为一个帧结构的关闭标记和下一个帧结构的开启标记。在加)LC
帧结构之间的交互帧结构时间填充,由连续的标记完成。

另一个选项是使用高数据速率以太网信道,可以灵活地由控制byte忆.194.0的指示器配置。以

太网数据的映射与}玎)LC信道数据(没有BⅧ调整,首先是LSB)遵从同样的规则。以太网比
特率由控制byte忆.194.O的指示器配置。相反对于卸)LC链路,所有控制字总是用于以太网信道。
表2.9提供能实现的以太网比特率。以太网通道的信息包检测、开始和终止基于ssD和ESD编码序
列(见图2.25)。

表2.9:以太网数据可选速率

CPⅪ比特速率

最小以太网速率

最大以太网速率 [Mbi怕】
21.12

岫i蝴

控制字长度(bit)

控制字子通道.
【Mbi体】

614.4



忆.X.O 忆.X.O.杞.X.1 忆.)【.O,忆.X.1,

O.48

1228.8

16

O.96

42.24

2457.6

32

1.92

84.48

圮.X.2.#z.X.3

图2-25:.1228.8Mbi以的CPRJ线速率下毙.194.瞬r111lll
以太网通道在控制字节中的映射关系

可选择使用皿LC或以太网。要求每一个m’c和RE至少支持一种非零控制和管理(C&M)
信道比特率(至少位于一条链路)。一个被动链路不支持任何控制和管理(C&M)信道。可以通过

在主端口下行方向设置#z.66.‰rooo和忆.194.O爿roO 0000(r:保留,传送O,接收机忽略)来请
17


东南大学硕士学位论文

求。每层嵌套保留52个控制字用于未来接口协议扩展。保留字完全由保留b“(用“r”表示)填满。

这就意味着当发射机发送瑚时,接收机不对其解码。(声保留,传送O,接收机忽略)快速控制和
管理(c&M)信道每层嵌套的192个控制字(子信道16.63)可以作为厂商特定数据。每层嵌套最
少16个控制字(子信道16.19)被保留作为厂商特定数据。

2.3同步和延时校准
RE使用引入的位于从端口的比特时钟,在从端口,同步平台业务访问点作为无线传输和任何 链路传输比特时钟的源头。定时信息从REC传送到RE。UMTs帧定界由嵌套层号加内K28.5符号
提供。CPRI同时定义了链路延时校准。电缆延时校准参考点是设备的输入输出点,也就是,图2.26 和图2.27显示的REC和RE连接器。图2-26显示单跳配置而图2-27显示多跳配置。参考点Rl_4 对应于REc的输出点R1和输入点R4,RE的输入点R2和输出点R3,该RE终结于sAPl0之间特 殊的逻辑连接。所涉及的天线以“Ra”表示。RE网络中的参考点RBl-4对应于从端口的输入点RB2 和输出点RB3,主端口的输出点RBl和输入点RB4。任何RE将使用引入的从端口的帧定时,从端 口的sAPs作为任意流出信号的定时参考的同步资源(分别是RB2和R2)。


REC

T12



T'●

To雠‘ot



一留

\、2
RE

旦√‘瑚\耀

厂—磊

图2.26:延迟校准中参考点的定义(单跳配置模式)




T{砷
T,4排

!吐
To豫;e一‘

REC童

、 厂 呈 彰,州。,kk


巍一 0詈脚乜 %/气
RE

0酎 ’

T,嬲

广 善\2

RE

一翟



To竹set \

一一,_


图2.27:延迟校准中参考点的定义(多跳配置模式) 定时规范定义如下:图2.28解释单跳情况,图2-29解释多跳情况。图2.28显示单跳配置的下 行与上行帧定时之间的关系。T12是从REc输出点(R1)到RE输入点(R2)的下行信号的延时;T34 是从RE输出点(R3)到REc输入点(R4)的上行信号的延时;Toffset是R2的输入信号和R3的输 出信号之间的帧偏移量;T14是Rl的输出信号和R4的输入信号之间的帧定时差异;
18

第二章公共通用无线凹RI协议

RE限定输出信号(上行)的帧定时为输入信号(下行)的帧定时的固定偏移fr0凰眈)相关数。

固定偏移ab鼬t)可以在O.256Tc之间任意取值。当系统满足条件R之l和R-21A(延时校准),To凰ct 精度将高于Tc/32。不同的RE可以使用不同的To触t值。REC提前知道每个RE的T0啦et值(例
如,提前给定值或RE通过高层消息通知砌’c)。此外,从REC到RE的下行BFN和ⅢN将反射

到从RE到RI犯的上行。当上行的LDS,LOF;RAI或SDI有效时,砌’c将上行中的BFN和ⅢN视
为无效。

T12_l



BFN;0,HFN=O



BFN=田。HFN='



Toflset‘I



BFN;o。HFN=o



8FN=o.HFN=1

I似~t
T,?



BFN=O。HFN=;o

■BFN=O.HFN=1



图2.28:下行线路和上行线路的时间关系(单跳配置模式)

图2_29显示多跳配置的下行与上行帧定时之间的关系。多跳连接的端到端延时定义项(T12, T34和T14)以及帧定时偏移To倦et同单跳配置。RE网络的每一跳的延时、帧定时偏移和内部延 时定义如下:M是多跳连接的跳数,M控;T12卿,T34卿和T140’(1§5M)分别是第i跳下行信号 的延时,上行信号的延时以及下行和上行之间的帧定时差异;Tomet(j)(1sisM)是第i个RE的

RB2输入信号和RB3输出信号之间的帧偏移量。Tome∥)_T硪§“;TBdeIay

DL卿(1删.1)是

联网的第i个RE的RB2和Iml之间下行信号的延时;T1Ⅺd姆uLto(1鱼5M.1)是联网的第i个 RE的RB4和RB3之间上行信号的延时: 定时规范如下:Tom“”(1si5M)的规则与单跳配置的To施et规则相同;每一个联网的RE

限定位于RBl的输出信号(下行)的帧定时为位于肚2的输入信号(下行)的帧定时的固定延时
(TBdelay

DLq相关数。下行Axc容器(BFN,mN和基本帧数)的帧位置保持不变。基本帧的Axc

容器位置可能发生变化;每一个联网的RE可以改变上行AxC容器的帧位置(BFN,ⅢN和基本帧
数),该容器携带特殊的IQ采样来最小化l圆4和RB3之间的延时。RB3关于砌弘的帧位置在传输 相同的上行Axc容器时的差异将向Iu记报告。帧位置差异的单位是基本帧。在图2-29上,砌弭的

帧位置(BFN卸,HFN=o,基本帧数:o)的AxC容器以帧位置(BFN:o,HFN=0,基本帧数-N卿)传送。
在这种情况下,联网的RE将‘Noh’的值作为上行AxC容器的帧位置差异报告给REc;端到端的帧

定时差异T14与第一跳的帧定时差异T14(1’的关系:T14=T“‘1h-N+Tc,其中Tc是基本帧的长度=芯
19

东南大学硕士学位论文

片周期,N的计算公式是Ⅳ=∑:1Ⅳ‘。

图2-29:下行线路和上行线路的时间关系(多跳配置模式)

在单跳配置中,REC与RE之间的延时(T12与T34)可用以下的方法估算。1)测量T14,Rl

处输出信号与R4处输入信号的帧定时差异,设<T14>值为T14的测量值。2)通过用町14>减去固
定偏移(T0船et)估算REC与RE之间的往返延时<T12+T34>。3)假设上行延时(T34)与下行延 时(T12)相同,另外一种计算往返延时的方法为对份。<T34>=<T12+T34>/2=(<T14>一To位et)/2。由
于两个参考点Rl和R4在相同的设备上(REc),因此可以精确的测量T14。

在多跳的配置中,REC与RE之间的往返延时(T12+T34)估算方法如下:1)测量T14,Rl
处输出信号与R4处输入信号的定时差异,设<T14>值为T14的测量值。2)通过考虑帧位置的上行 I/。采样N的不同来估算端对端的帧定时差异。<T14>=<T14爿.N?Tc。Tc是基本帧的长度=芯片周

期,N的计算公式是Ⅳ=y”j1Ⅳ。M为跳得次数。3)通过用<T14>减去固定偏移(To韪et)估
算REc与RE之间的往返延时(T12+T34>。<T12+T34>=(T14>一Tomet。由于N值为固定值(没有

第二章公共通用无线cPRj协议

错误测量的积累),往返延时的精确度不由跳的次数决定。

2.4物理层链路维护



层1带内协议的四种警报:信号损失(Los),帧损失aLOF),远程告警提示(RAI),sAP错误 提示(SDI)来实现对物理层链路的维护;对于每一种警报,CPRJ分配位于嵌套层的一个bit来实现远 程报告警报发生的远端设备。一旦在附近终端发现警报,带内b““立即”发送到远端来执行设备调
整。当故障被侦查到时,近端和远端都采取本地行动。

信号损失(LOs)是指在整个超帧中至少发生16次踞/loB违例。对cPRI的光学模式,【DS
的检测也可以通过检测光强低于规定界限来完成。当检测到信号损失时,通过z.130.O b3传送报警
信息。同时RE进行重新开始和远端设备进行同步和速率协商,并采取适当的行动来阻止无线接口

发射信号。

帧损失(LoF)是指超帧无法实现对齐,或者超帧丢失了。)【ACQ状态和X鲥NC状态的数目
被重新限定来获得时间限制。图2.30以2个)队CQ状态和3个XSⅥqC状态作为例子。当检测到
帧损失后,通过z.130.0 b4传送告警信息。同时RE设备重新开始和远端设备进行统合和速率协商。

并采取适当的行动来阻止无线接口发射信号。

图2.30:LOF和HFNsYNC检测的例子

远程告警提示(RAI)是指CP王u连接出现任何物理链路错误(包括LoS和LoF)。当检测到远 程告警提示时,通过Z,130.O b1传送报警信息。远端设备接受到这个提示后,远端设备会重新开始
2l

东南大学硕士学位论文

同步并进行速率协商。 sAP错误提示(sDI)是通知远端设备本链路不能被任何SAP使用,虽然这条链路可以被远端 接收器解码。通过z.130.O b2传送警告信息。远端接收到该信息后,不再处理该链路信息,直到信 息解除。

2.5启动状态机
这一节描述了与CPRJ相连的主从端口的启动状态机。启动状态机主要实现两个功能,首先实
现物理层同步,保证字节对齐,帧结构对齐。当物理层达到同步后,说明数据可以被正常解析。状

态机进入协议协商过程,协商内容主要包含线比特率,协议版本,控制管理通道(C&M)的方式和 速率,厂商定制信息等。协议状态机共7个状态:A:等待状态,B:L1物理层同步状态,c:协议 建立状态,D:控制管理通道建立(C&M)状态,E:接口和厂商定制信息协商状态,F:操作状态, G:被动连接状态。状态机转换过程如图2.31所示:

图2.31:启动状态机

由于协议中并没有没有强制定义线比特率和控制管理信道速率,因此在启动时,主从端口要尝
试不同的速率直到找到共同的匹配速率。这个匹配速率不一定是是最理想的,但是可以在这个匹配 速率下进行数据交换,协商出~个最佳的速率,在以后使用。 在改变CPRJ发送线比特率时,传送中断时间不能超过O.1s,在改变CPRI接收线比特率时,传

送中断时间不能超过O.1s,在远端接收者使用相同的线Bit率时(不考虑Bit错误的发生),接收单

第二章公共通用无线cPRJ协议

元达到如稍&mC状态的时间小于O.2s。 在状态c仍的准各步骤中,主从端口需要以至少O.1s的速率取样并估计接收的协议版本和控制 管理信道B“率。在传送的协议版本和控制管理信道Bit率要以O.2s的速度更新。
2.5.1

A状态一等待状态

当系统处于A状态时,系统等待配置以启动CPRj。CPRJ没有传送或接收工作。操作者可以配 置一个合适的启动配置(线B“率,控制管理信道特性)主从端口也可以使用先前的成功配置信息。
2.5.2

B状态一L1同步状态

进入这个状态时,已知可获得的线Bit率,协议版本及控制管理平台的特性。它可以是完整的 设置单元或是以操作者配置或以单元之间的安排(如:状态E)为基础的子配置。在此状态,接口
的线B“率是固定的,主从端口与物理层同步到HFESYNC状态。

进入这个状态后,主端口开始以最高的线比特率直接传送CP对,同时以相同的速度接收CPRl。 如果主端口没有达到状态l珥NsYNC,在进入B状态T1时间后,它将为CPRI传送选择一个可获得 的线比特率,Tl为O.9~I.1s。每隔Tl时问间隔,将选择一个新的接收/传送的可获得的线t匕特率。 线比特率将以循环的方式在可获得的设置中选择。如:先最高的,之后次高的……最低的,再以此 循环。同时,在这个状态中,主端口的协议版本内容z.2.O为主端口设备可以支持的协议的最高版 本。主端口的控制管理通道(e&M)速率Z.66.o和Z.194.O应该为当前线比特率下的最高速率。

进入这个状态后,从端口开始以最高的线比特率直接接收凹Iu数据,如果从端口没有达到状 态ⅢNsYNC,在进入B状态T1’时间后,它将为CPm接收选择一个可以支持的线比特率,T1’为
3.94.1s。每隔T1,时间间隔,将选择一个新的接收的可获得的线比特率。线比特率将以循环的方式 在可获得的设置中选择。如:先最高的,之后次高的……最低的,?再以此循环。当进入这个状态时,

从端口关闭cPRJ传送。当从端口同步到Ⅲ科SYNC状态后,再以相同的线比特速率开启CPRJ传
送。 如果链路出现Los告警和LoF告警时,系统会重新进入Ll同步状态。如果在L1启动过程出 现超时,系统仍然没有达到同步,系统重新进入L1同步状态。
2.5.3

C状态一协议建立

当物理层达到同步后,系统进入协议建立状态。在这个状态,设备通过cPⅪ接口中的Z.O.O,
Z.64.O,Z.2.O协商出一个共同的CPIu协议版本。

进入此状态后,主端口选择一个设备可以支持的最新协议版本。协议版本将被指定为Z.2.O。当
主端口从从端口接收到一个有效的或更新的协议版本时:如果接受的版本与现在主端口发送的版本

同等时,协议启动。如果协议不同,如果接受的版本与现在主端口发送的版本不同时,将重新选择,
23

东南大学硕士学位论文

选择的新的协议版本为可用协议列表中比接受到的协议版本小或等同的协议版本。
2.5.4

D状态一控制管理通道(c&M)建立

当物理层达到同步而且CP砌协议协商已经完成,协议进入控制管理通道建立过程。在这个状 态中,设备之间通过CPⅪ帧协商出一个公共可用的控制管理通道速率。

进入此状态后,主端口选择一个设备支持的最高的控制管理通道速率,皿LC速率和以太网速
率。速率的值由z.66.O,z.194.O决定。当主端口通过Z.66.0/z.194.O接收到一个有效的或更新的速 率时,如果至少有一个接收的速率率与主端口当前发送的相应的速率相同时,控制管理平台启动。 如果当前接收的速率与主端口当前发送的速率都不相同时,将重新选择速率。选择速率的规则如下:
新的主端口速率为从当前系统可以支持的控制管理通道速率中选择比当前接收到的从端口速率小或 相同的速率。如果无法实现控制管理通道速率协商,状态退同到c,重新进行cPRJ协议的协商。
2.5.5

E状态一接口和厂商定制信息协商

当状态机完成协议的控制管理通道建立后,状态机进入cPRJ接口和厂商定制信息的协商。在 这个过程中会用到全部的控制字。如果在状态D已经协商出~个公开可用的以太网传输速率,则使
用以太网控制和管理通道。否则使用HDLc控制管理通道。主端口接收和发送的协议版本z.2.O应

该相同,否则进入到状态c。主端口接收和发送的控制管理通道速率z.66.o/z.194 O至少有一个结果
相同,否则进入状态D。在这个过程中,主从端口交换关于系统配置信息,协商出一个首选的cPIu 配置,包括厂商定制信息部分。协商及控制管理的消息不属于CPIu规范范围。协商的结果也许要

求重新配置主从线路。根据改变的程度,启动状态机也许要在状态B/c/D处重新协商,确定新的线 速率,协议和控制管理信道速率。
2.5.6

F状态一操作

当完成控制管理通道协商和厂商定制信息后,进入操作状态。在操作状态时,主端口接收和发
送的z.2.O应当相同,否则进入状态C。当主端口接收和发送的Z.66.O/z.194.O的值,至少有一个结

果应当相同。否则进入状态D。在标准操作中,控制与操作平台已经建立。所有的进一步的设置,
功能性,用户平台连接,IQ形式等等使用不属于CPRJ规范的程序操作。如果cPRI进入一个错误

状态,则进入在状态B。如果需要重新配置,则进入状态D。
2.5.7

G状态一被动的连接

当控制管理通道协商过程中,主端口不提供任何控制管理通道时,进入被动连接状态,在此状 态中,主端口将z.66.O和z.194.O中的控制管理信道Bit率设为0。当主端口比较接收和发送的z.2.O 时结果应当相同。否则进入状态c。从端口将z.66.O和Z.194.O中的控制管理信道Bit率设为最大可 获得值,并检测接收到的z.66.O/z.194.0的改变。如果至少有一个值改变,进入状态D。
24

第二章公共通用无线凹Iu协议

2.6本章小结



本章主要介绍了a,RJ协议。首先介绍了cPRJ协议的发展历史,然后详细介绍了CPIu协议的

框架,基于协议框架,介绍了CPIu帧的结构,详细介绍了凹m帧的基本帧结构,子信道定义和控
制管理通道。CPRJ协议还提供了同步和延时校准算法和物理层链路维护的方法。最后介绍了cPRI

协议的启动状态机,说明了凹RI状态机的每个状态和相应状态的作用。

东南大学硕士学位论文

第三章CPⅪ开发环境与硬件平台
3.1FPGA介绍
FPGA是现场可编程门阵列(FieldPm舒anⅡnableGateArray)的简称,它是电子设计领域中最具活

力和发展前途的一项技术,FPGA可以完成任何数字器件的功能,上至高性能的CPU,下至简单的
74系列电路,都可以用FPGA来实现。

自1985年Xmn】【公司推出第一片现场可编程门阵列(FPGA)至今,FPGA已经历了二十年的发 展历史。在这二十年的发展过程中, 以FPGA为代表的数字系统现场集成技术取得了惊人的发展:

现场可编程门阵列从最初的1200个可利用门,发展到90年代的25万个可利用门,乃至现在,国际

上现场可编程门阵列的著名厂商A1tcra公司、xili“公司又陆续推出了数百万门的单片FPGA芯片,
将现场可编程器件的集成度提高到一个新的水平。纵观现场可编程门阵列的发展历史,其之所以 具有巨大的市场吸引力,根本在于:FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题

而且其开发周期短、开发软件投入少、芯片价格不断降低,促使FPGA越米越多地取代了ASIC的
市场,特别是对小批量、多品种的产品需求,使FPGA成为首选。

一个完整的FPGA设计流程包括设计输入、功能仿真(前仿真)、综合优化、时序仿真(后仿真)、
配置下载、板级调试等主要步骤。


1)设计输入就是将设计者所设计的电路以开发软件要求的某种形式表达出来,一般包括硬件描 述语言HDL、状态图与原理图输入三种方式。常用方式是HDL语言为主,原理图输入为辅。在设 计中一般选择自顶向下(T叩_Down)的设计流程,把待实现的系统划分为各个子系统,再分别进行结 构描述和设计实现。 2)功能仿真通过专用仿真工具,在不考虑线路延时的情况下,验证电路功能是否符合设计的要
求。

3)综合是指以选定的FPGA结构和器件为目标,将HDL语言、原理图等设计输入翻译成由与、
或、非门、RAM、寄存器等基本逻辑单元组成的逻辑网表。优化是指对速度和面积进行逻辑优化,

一方面把逻辑描述中的冗余项化简或去除,以尽量减少所消耗的资源;另一方面可对时钟、延时进行
约束。 4)时序仿真是指完成布局布线后进行的包含定时关系的仿真,考虑到了门延时、布线延时带来 的影响,是接近真实器件运行的仿真。 5)配置下载是在功能仿真和时序仿真正确的前提下,将综合后生成的比特(bit)文件下载到具体
26

第三章cPm开发环境与硬件平台

的FPGA芯片中.因为H'GA大多支持mEE的ⅡAG标准,所以使用,IAG口是常用下载方式。 61板级调试即为将比特文件下载到FPGA器件内部后进行实际器件的物理测试,得到正确的测
试结果,从而验证设计的正确性。

这一流程是一个循环反复的过程,如果某个步骤出了问题,就需要根据错误定位到相应的步骤, 更改或重新设计,直至实现正确验证。

3.2皿L语言简介
随着电子设计技术的飞速发展,专用集成电路(AsIc)和用户现场可编程门阵列旧GA)的复杂度
越来越高。数字通信、工业自动化控制等领域所用的数字电路及系统其复杂程度也越来越高,特别
是需要设计具有实时处理能力的信号处理专用集成电路。并把整个电子系统综合到一个芯片上。设 计并验证这样复杂的电路及系统己不再是简单的个人劳动,而需要综合许多专家的经验和知识才能

够完成。由于电路制造工艺技术进步非常迅速,电路设计能力赶不上技术的进步。在数字逻辑设计 领域,迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述,这样就能把系统设计工 作分解为逻辑设计(前端)和电路实现(后端)两个相对独立的部分。由于逻辑设计的相对独立性就可以

把专家们设计的各种常用数字逻辑电路和系统部件(如H叩算法、DCT算法部件)建成宏单元叫cg∞11)
或软核(sof■Co”)库供设计者引用,以减少重复劳动,提高工作效率。电路的实现则可借助于综合 工具和布局布线工具(与具体工艺技术有关)来自动地完成。 硬件描述语言(HDL)是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。利用这 种语言,数字电路系统的设计可以从上层到下层(从抽象到具体)逐层描述自己的设计思想,用一系 列分层次的模块来表示极其复杂的数字系统。然后,利用电子设计自动化(EDA)工具,逐层进行仿 真验证,把其中需要变为实际电路的模块组合,经过自动综合工具转换到门级电路网表。接下去, 再用专用集成电路AsIc或现场可编程门阵列FPGA自动布局布线工具,把网表转换为要实现的具
体电路布线结构。

目前,这种高层次chi曲一1wel如ign)的方法己被广泛采用。据统计,目前在美国硅谷约有90%
以上的ASIc和FPGA采用硬件描述语言进行设计。硬件描述语言加)L的发展至今已有20多年的 历史,并成功地应用于设计的各个阶段:建模、仿真、验证和综合等。到20世纪80年代,己出现了

上百种硬件描述语言,对设计自动化曾起到了极大的促进和推动作用旭是,这些语言一般各自面向
特定的设计领域和层次,而且众多的语言使用户无所适从。因此,急需一种面向设计的多领域、多

层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期,ⅥmL和ve棚og
了这种趋势的要求,先后成为mEE标准。

HDL语言适应

27

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3.1.1、1胁L语言的特点
Ⅵ{DI是一种独立于实现技术的语言,它不受某一特定工艺的束缚,允许设计者在其使用范围

内选择工艺和方法。为了适应未来的数字硬件技术,ⅥmL还提供了将新技术引入现有设计的潜力。 Ⅵ{DL语言的晟大特点是描述能力极强,覆盖了逻辑设计的诸多领域和层次,并支持众多的硬件模
型。

ⅦDL有很多特点:支持从系统级到门级电路的描述,同时也支持多层次的混合描述;描述形式
可以是结构描述,也可以是行为描述,也可以是行为描述和结构描述相结合。支持自底向上的设计, 也支持自顶向下的设计;既支持模块化设计,也支持层次化设计;支持大规模设计的分解和设计重用。
支持同步电路和异步电路:支持传输延迟和惯性延迟,可以更准确地建立复杂的电路硬件模型。支持 预定义的数据类型,和自定义的数据类型,数据类型丰富。支持过程与函数的概念,有助于设计者 组织描述,对行为功能进一步分类。支持在设计中通过断言语句来描述设计本身的错误条件和特殊 约束,不仅便于模拟调试,而且为综合、化简提供了重要信息。提供将独立的工艺集中于一个设计 包的方法,便于作为标准的设计文档保存和设计资源的重用。提供通过类属性向设计实体传送环境 信息的能力。
3.1.2 verilog

HDL语言的特点

V舐109卸)L是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系
统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统

能够按层次描述,并可在相同描述中显式地进行时序建模。
ve棚09珈DL语言具有下述描述能力:设计的行为特性、设计的数据流特性、设计的结构组成以

及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外, Ⅵ斑logHDL语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设计,包
括模拟的具体控制和运行。
vcrilog

HDL语言不仅定义了语法,而且对每个语法结构都定义了清晰的模拟、仿真语义。因此,

用这种语言编写的模型能够使用Vt:rilog仿真器进行验证。语言从C编程语言中继承了多种操作符
和结构。Ⅵ弧log

HDL提供了扩展的建模能力,其中许多扩展最初很难理解。但是,Ⅵ棚og HDL语

言的核心子集非常易于学习和使用,完整的硬件描述语言足以对从简单的芯片到完整的电子系统进 行描述。vedlog硬件描述语言的特点如下: 包含基本逻辑门,开关级基本结构模型。例如and,or,nalld、pmos、rhnos等都内置在语言中。 可以创建用户定义原语(uDP),用户定义的原语既可以是组合逻辑原语,也可以是时序逻辑原 语。
28

第三章凹RI开发环境与硬件平台

提供显式语言结构,可以指定设计中的端口到端口的时延及路径时延,并对设计的时序进行检
查。

可采用三种不同方式或混合方式对设计建模;这些方式包括:行为描述方式:使用过程化结构建 模;数据流方式:使用连续赋值语句方式建模;结构化方式:使用门和模块实例语句描述建模。 支持两类数据类型:线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线,而寄存


器类型表示抽象的数据存储元件。

可以通过模块实例结构描述多个层次。从开关级、门级、寄存器传送级㈣到算法级,包括进
程和队列级。设计的规模可以是任意的;语言不对设计的规模(大小)施加任何限制。描述能力能够通
过使用编程语言接口(PLD机制进一步扩展。(PLI是允许外部函数访问Ve珂og模块内信息、允许设 计者与模拟器交互的例程集合)

V嘶log壬DL可用于生成模拟激励和指定测试的验证约束条件,监控模拟验证的执行,即模拟验 证执行过程中的值可以被监控并显示。

3.1.3两种皿L语言的比较 ve税og瑚)L和ⅥDL都是用于逻辑设计的硬件描述语言,并且已经作为ⅢEE标准?Ⅵ吼
是在1987年成为也EE标准,V砸log}DL则在1995年才正式成为ⅢEE标准。之所以ⅥDL比Ve棚og 硼)L早成为mEE标准,这是因为ⅥmL是美国军方组织开发的,而ve枷og m)L则是从一个普通
的民间公司的私有财产转化而来,基于ve棚og卸)L的优越性,才成为的皿EE标准,因而有更强的
生命力。

ⅦDI.其英文全名为ⅦsIc Handw黜Des嘶ption I∞gl粥e,而ⅥIsIC则是V田H砂speed
htegmted

Cifam的缩写词,意为甚高速集成电路,故ⅥDL其准确的中文译名为甚高速集成电路

的硬件描述语言。Ve棚ogI缸)L和ⅥDL作为描述硬件电路设计的语言,其共同的特点在于:能形式
化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构 来简化电路的描述,具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的 综合转换、硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)、便于文档管
理、易于理解和设计重用。 但是vc蝴og


DL和ⅥDL又各有其自己的特点。由于Vc棚og皿L早在1983年就己推出,

至今已有十三年的应用历史,因而vefilog}玎)L拥有更广泛的设计群体,成熟的资源也远比ⅦDL
丰富。与VI玎)L相比,Ⅵ柚og}玎)L的最大优点是:它是一种非常容易掌握的硬件描述语言,只要有

c语言的编程基础,一般同学通过短期的学习和实际操作,可以快速掌握这种设计技术。而掌握

VHDL设计技术就比较困难。这是因为ⅦDL不很直观,需要有Ada编程基础,一般认为至少需要
29

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半年以上的专业培训,才能掌握ⅥDL的基本设计技术。 目前版本的V跚log卸DL和ⅥDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为
V酗log HDL在系统级抽象方面比ⅥDL略差一些,而在门级开关电路描述方面比ⅥDL强得多。 V舐log}玎)L是专门为复杂数字逻辑电路和系统的设计仿真而开发的,本身就非常适合复杂数字逻辑 电路和系统的仿真和综合。由于V舐log卸)L在其门级描述的底层,也就是在晶体管开关的描述方

面比ⅥmL有强得多得功能,所以即使是ⅦDL的设计环境,在底层实质上也是由Ⅵ疵Iog HDL描
述的器件库所支持的。 另外目前Vefnog}DLA标准还支持模拟电路的描述,1998年即将通过的V酬】ogHDL新标准,
将把vedlog HDL-A并入V缸109}玎)L新标准,使其不仅支持数字逻辑电路的描述还支持模拟电路 的拾述,因此在混合信号的电路系统的设计中,它必将会有更广泛的应用。

在亚微米和深亚微米AsIc和高密度FPGA己成为电子设计主流的今天,V嘶log HDL的发展前
景是非常远大的。verilog HDL较为适合系统级(system)、算法级(A培orithm)、寄存器传输级(I盯L)、 逻辑级(L0垂c)、门级(Gate)、电路开关级(switch)设计,而对于特大型(几百万门级以上)的系统级 (system)设计,则VHDL更为适合。 因为Ⅵ棚og HDL是专门为复杂数字逻辑电路和系统的设计仿真而开发的,非常适合设计CPRJ

协议,通过V耐log HDL强大的仿真功能,可以加快项目的进度。V硪log HDL和c语言的风格和语 法非常相似,容易掌握。所以,选择Vc一109加)L作为CPRJ协议的实现方案。
3.3

StratixGX芯片介绍
cPIu接口的目的是利用物理层来实现无线数据(I,Q数据),无线单元管理(自动增益控制,

报警等等),以及同步(时钟频率控制,帧同步)。cPRJ物理层被定义为速率为614.4Mbaud,

1228.8Mbaud,2457.6MbⅫd的串行连接,并且和以前定义的高速串行连接标准(物理特性,电缆,
连接器)如干兆以太网标准兼容。

Altem在与S蛐呶II FPGA相同的突破性架构中集成了高速的串行收发器,推出了满足高速设
计需求的90nm

s仃at蛐GX器件,这款芯片适合用来进行CPRJ设计。

S仃ati】【Gx器件采用1.5V、O.13um全铜sRAM工艺,容量从10,570t04l,250个逻辑单元和3Mbit 的RAM。s仃at吱Gx器件能够实现lGbps的源同步差分I,O信号,支持L、厂Ds、LvPECL、3.3v

PC池

和HyperTransport差分I,O电气标准。这些器件支持不同的高速协议一一包括s舐alLite、lOGbit以
太网(xAuI和xsBI)、SONET/sDH、千兆以太网、1G、2G和10Gbps光纤通道,串行RapidIO、

SFI-4、POS—PHYkvel4(SPI-4 Phase2)、HyperTfaDsport、RapidId“、PCIExpress、HD?SDI和UToPIA

第三章cPlu开发环境与硬件平台

Ⅳ标准。S缸叙GⅨ器件也提供完整的时钟管理方案,它具有层次时钟结构和多达八个锁相环
(PLL)。s曲蛞】【Gx器件还具有14个具有多达112个(9×9)嵌入乘法器的DsP块,这些乘法器

是为高数据吞吐量的复杂应用进行了优化。s啪呶GX结构图如图3.1所示。

图3.1:S仃a缸GX框架图

s嘲x

Gx架构有两个很清晰的功能区,千兆位收发器功能块和通用FPGA逻辑阵列,它们之

间能够无缝地协同工作。高性能可编程s灯a呶Gx架构包括多达20个独立的全双工通道,支持高达
3.125Gbps的串行比特速率。

千兆位收发器功能块是为诸如lOGbit以太网)【AUI、.千兆以太网、蛐自niBand和sONET/sDH 等基于编码时钟数据恢复(CDR)接口优化的,支持迅速涌现的新兴高速大数量应用。数千兆位收

发器功能块结构如图3-2所示:数千兆位收发器功能块差分加?缓冲支持1.5V

PCML I^0标准,有

许多改善系统信号完整性的特性。例如,动态可重配置预加重和均衡功能,调整信号以补偿信号经 过传送介质的衰减。不同的可编程VOD设置确保了驱动强度匹配传输线电阻和线长。另外,差分 片内匹配为中等性能信号提供了合适的接收器和发送器缓冲匹配。

图3-2:数千兆位收发器功能块结构图

31

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发送预加重块让收发器(SERDEs)驱动更长的背板或超过lGbps频率下的电缆。在这些频率 下,通道损耗是很高的,衰减是很明显的,因为眼图关闭无法让发送的信号继续传送。预加重信号 提升信号的高频部分,补偿传输线的衰减。使用可编程的预加重设置,能够为给定的传输线选择最 优的水平(或者在软件设定或者通过内部或外部信号动态选择),让信号眼图在远端张得最开。 接收均衡器块使得收发器(sERDEs)驱动更长的背板或超过IGbps的电缆。在这些频率下, 通道损耗是很高的,衰减是很明显的,因为眼图关闭无法让发送的信号继续传送。当信号经过接收 器均衡器块时,提升信号的高频部分能量,补偿传输线的高频衰减指标。可编程均衡器水平可以根 据传输线进行优化(或者在软件设定或者通过内部或外部信号动态选择),让信号眼图在CDR单元
输入端张得最开。 每个干兆位收发器功能块有一个专用发送器PLL和四个专用接收器PLL,提供灵活的时钟,支 持一系列的输入数据流。对于输出传送和接收,这些PLL根据更低速的输入参考时钟生成所需的时 钟频率。每个PLL支持4、8、10、16或20的倍增因子。每个外部参考时钟或s仃atix Gx内的各种 时钟源都可以驱动PLL。CDR从输入串行数据流中提取时钟。恢复的时钟然后用于采样串行数据流, 和同步控制解串行器。


SERDES模块将输入的高速串行数据转换为更低速度的并行接口,反之亦然。sERI)Es模块可 以配置为8、10、16或20位并行接口。

模式检测器模块识别输入数据流中的特殊模式。模式检测器包括一个内建的8b/lob的K28间隔 符号检测和sONET的A1A2模式检测。在定制模式下,设计者可以创建专用模式。
字对齐模块和模式检测器共同识别和调整正确的字节边界。此外,字对齐有一个定制模式,能 够从FPGA内核逻辑人工地控制字节对齐。 在串行数据传输中,发送和接收器件的时钟频率通常是不匹配的。这种不匹配会引起数据以略

快或慢于接收器件能解释的速度传送。S仃ati)【Gx速率匹配器从数据流中插入或删除如传送协议中 定义的可移除的符号,解决了恢复时钟和P【D逻辑阵列时钟的频差,而不会丢失传送的数据。s仃a呶 Gx数据匹配器为使用8b/10b编码数据的系统进行了优化。
信道对齐器消除了实现四个收发器xAUI协议相关的信道至信道的偏移。信道对齐器消除四信 道的偏移,为内核逻辑建立了可靠的以太网xGMⅡ接口。

8b/10b编解码器模块将8比特的图案转换为10比特的图案,反之亦然。该算法平衡了串行数 据流中零和壹的数量,增加了变换密度,因此更易于接收器恢复串行数据。同步器补偿了并行收发
器接口和FPGA内核逻辑之间的相位差。BIsT为收发器提供了一组强大的诊断能力。它包括伪随机

二进制序列(PRBS)和其它图案的生成器和检查器。BIsT也提供了四个环回配置用于系统诊断。
32

第三章凹RJ开发环境与硬件平台

s缸a缸Gx器件拥有带Di嘲11)ri、re的MuMT豫ck互连技术。MlIl酊hck互连由不同长度的连续
的性能优化的走线组成,用于不同设计模块之问的通信。Di埘:I【,rive技术是专利确定走线技术,它 确保了无论功能位于器件什么位置,都具有一致的走线资源。该技术消除了通常由于设计改变和添 加而导致的耗时的系统重新优化过程,从而大大地简化了模块化设计的系统集成过程。这两个结构 的先进性为设计提供了自由添加,修改和移动设计不同部分而不影响设计性能的技术。 器件内分布着先进的小偏移时钟网络,每个区域提供了多达22个时钟域。这是对MlIl棚’豫ck 互连结构的补充。每个S廿a_敏Gx器件具有多达16个全局时钟网,能够覆盖整个的通用逻辑阵列, 馈入所有的构造结构中。内部路径、PLL输出或器件输入管脚都能够驱动驱动全局时钟。此外,可 以使用全局时钟作为其它有大扇区的全芯片信号,如异步清除和时钟使能,如图3.3所示。

图3—3:S劬t改Gx全局时钟分布 内部逻辑、PLL输出或器件输入管脚都能够驱动器件每个象限的四个区域时钟网络。这些时钟 网络具有所在象限内偏移最小且最短的路径,是本地功能的理想时钟。s廿a_酞Gx器件在更大器件

内各象限或半象限为大扇出信号提供了快速的区域时钟网络。外设的总线上不同的输入管脚或信
号能够驱动这些时钟网络。每个器件有多达40个独立时钟网络,任何点可以被22个独立时钟驱动。 s恤I呶GX千兆位收发器功能块处理具有上述的时钟网络之外,还具有独立的时钟分布自由, 支持连接器件逻辑阵列的时钟资源。该架构确保了最灵活的参考时钟生成方式,时钟域转换和多通


道功能。

s仃ati】【Gx器件具有多达45个接收器和45发送器通道,支持数据率高达lG岫的源同步信号。
这些源同步通道是S啦敬Gx器件中高带宽收发器模块的高速补充方案。此外,S仃a缸Gx器件支持

诸如Hypem∞spoft接口、R印imoⅢ、网络包交换接口O口sD(以前称为csⅨ)、POs删kvcl
4、SFI-4和lOGbit以太网XsBI等高速I幻协议的需求。设计者能够使用s臼锄ix GX器件创建使用

不同∞协议器件之间的高性能桥接功能。
随着源同步时钟方案的高速接口接近1Gbps传送速率,时钟至通道和通道至通道偏移的容限大

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大缩小。为了保持在允许的偏移内,设计者必需使用精确的印刷电路板(PCB)设计技术,因为走

线长度最细微的不匹配都可能导致错误的数据传送。其它诸如抖动、温度和电压变化等影响让这个 问题更加复杂,使得简单的静态相位调整技术不是非常有效。Altem意识到工程师在设计高速数据

传送系统中面临的这些问题,在S劬血Gx器件中集成了动态相位调整电路,大大地简化的PCB设
计,消除了由偏移引发的信号对齐问题 S缸ti)【GX FPGA为实现支持高速物理通道的CP砒协议提供了快速解决方案。S扛a叔GX器件 具有多达20个高达3.125Gb口s的全双工收发器通道,满足了CPRI协议的需求。s廿a呶Gx器件还 具有动态可编程预加重,动态可编程接收均衡,动态可编程驱动强度,片内发射和接收终结特性。
提供了高达1Gbps的带动态相位调整(DPA)电路的源同步差分信号。s仃atix Gx可编程逻辑允许 在最短时间内实现CPRj功能,为快速实现CPRj应用评估系统提供了硬件基础。

3.4本章小结

本章首先介绍了FPGA技术,然后对HDL语言进行了介绍,在分别介绍ⅦDL语言和V;痢log
HDL语言后,对这两种语言进行比较,并选择了vedlog HDL作为cP】u实现方案的设计语言。在

本章的最后介绍了Altera的s仃出Gx系列的FPGA,并把S咖t政Gx芯片作为实现CP】u协议的硬
件平台。


第四章cP砌协议的设计实现与仿真

第四章CP砒协议的设计实现与仿真
4.1

cP砒系统的总体设计
本课题的目的是在s昀缸Gx开发板上实现CPIu协议处理功能,为RE设备提供CPRJ接口。

这个设计基于s缸叔Gx开发板设计的,在开发板上实现a)RI协议的功能。设计是基于CPRI协议
1.2版。设计集成了s廿a垃x Gx的收发器和内核逻辑来提供物理和链路层的服务。设计的系统框架图 如图4.1所示,实现方案共四层。最底层的物理层通道,串行数据通过G)∞高速收发器实现基本数

据的收发。第二层是数据分发,通过GⅫ把串行数据转换成8位的并行数据,在Fhmer层根据配
置寄存器和控制寄存器对并行数据进行分离,送给相应的数据处理单元。在第三层每个模块处理相 应的信息。分别包含IQ数据,瑚)Lc数据,厂商定制信息和L1带内协议。第四层为虚拟应用层,

虚拟应用层接收IQ数据,皿Lc数据,厂商定制信息和L1带内协议。并根据得到的数据和用户输
入对配置寄存器和控制寄存器进行控制,对cPRJ端口的配置进行调整。


图牟l:cPlu实现框架图 本课题针对cPlu协议实现了下面这些特性: 支持的数据的速率;614Mbps 1.2288Gbps 2.4576Gbps,实现8B/IOB编码,对于速率高于640Mbps 的数据,支持GIGE同步字(/K28.5巾5.6或D16.2);计数器发生器和IQ数据检查器。内部产生数 据,在接收端进行数据检测,可以检测链路层的误码数;模块实现线速率自协商;支持IQ数据多 路复用:支持厂商定制信息;在帧设计的基础上,虚拟应用层提供控制信息。

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本文设计了cPRJ-appsys系统,作为CPRJ协议的一个FPGA实现方案。CPRJ-appsys由 cPRI_EPU。
图4.2所示:
NIOS—GX,HDI C coRE,PORT

c()NrROL,GⅫ这五个主要部分组成。结构如

图4-2 cPRL8ppsys系统结构图

cPRI—EPLL的作用是根据开发板上的33.33Mllz的时钟为数字逻辑电路提供驱动的时钟。这个 模块的输出时钟可以通过Ilios来动态修改。 GXB的作用是作为一个高速的收发器,将接收到的cPRI帧进行8B/10B,转换成串行数据发送 给光模块。同时接收来自光模块的串行数据,把串行数据进行解码,转成8b“并行数据传送给帧处
理模块。

NIos-Gx的作用是提供一个片内的微处理器。负责配置}玎)LC—coRE和PORT-.CONmOL,
使这个两个模块按照按照要求工作,并且监视这两个模块的工作状态,报告给管理者。 PORT—coM限OL的作用是根据IQ数据,}玎)LC数据,和来自NIOs GX的CPRJ参数,组装 CP融帧,通过GxB发送出去。同时接收来自G)(B的CPI己I帧,对接收到的数据实现同步,使启动 状态机达到稳定,分离出CPRj参数,HDLc数据,和lQ数据。CP黜参数会通过NIOs—GX进行记
录,硼)LC数据传送给HDLC—CORE进行处理。IQ数据在内部进行解码并检测。 HDLC—CORE的作用是处理接收来NIOS—qX的数据,组装成符合}玎)LC协议的数据,然后发

送给PORl’-COM限OL,同时接收来自cPRI_CONTROL的HDLC协议的数据,将数据进行解析,
然后把解析后的数据发送给NIOs 4.2
Gx。

CPIu系统的组成部分

4.2.1

cPⅪJPLL模块

cPRI_EPLL模块是一个时钟产生模块。负责给CPRI—EPLL,G)(B,NIOs—Gx,

36

第四章鲫协议的设计实现与仿真
PORT

c0Nn∞L,HDIC:CORE提供稳定的时钟。

a)RI EPu,模块内部有两部分:1、印ⅡⅢl衄∞∞右g一个AI:n’RA的专有器件,加强型的锁

相环,这种类型的锁相环的配置范围比较大,而且通过配置锁相环内部的寄存器,可以实现不同频

率之间的无缝切换,而不需要重新编译整个器件。2、m,硼Ⅻ锄丘g一个重配置模块,是AI砸RA
的专有器件,针对EPU,的重配置特性提供的一个mco∞,使用这个模块可以轻松实现重配置EPU, 逻辑。

a)RI口IJ。模块的输入参考时钟是开发板上的晶振,频率33.33蛐1z.输出时钟包含两个部分:
一个稳定时钟,频率是输入时钟的2倍,即66.66Mbz。这个时钟主要提供给NIos GX和
HDLC CORE,PORT

CONⅡ的L。一个可变的时钟,频率根据cPRI的线速率可以是66.66MIlz, COⅫ限oL

133.32MIlz;266.“Mhz。这个时钟提供给GⅫ和PORT

图4-3模块图 表4.1

CP叩LL模块管脚说明
方向


端口名
clk

位数






输入时钟,这个时钟来自开发板上的时钟33.33Mhz.

reSet



复位信号,这个信号来自Ⅻ吐scq的输出信号姆tahset
没有影响。因此时钟不会受复位信号的影响。

pld

这个信号会使内部的模块myplL-rcconng复位,但是对EPLL

妞h),cr丘am






对于这个模块没有任何意义。是一个无效的输入信号。

6ck 2

datamtc

线速率选择,这个信号来自POR:r.CONrROL,表示当前系
统希望的线速率。并不是当前运行的速率。只有当收到 recon69信号后,这个速率才会成为当前的速率。

rec0枥g





重配置信号,来自o【-协p的p11-reco曲g,当这个信号由O到
37

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1时,会使EPU加载当前输入血t掘岫配置的速率,使EPLL
改变速率。
busv cll【


1 1

指示信息,表明现在印ll处于配置中。

xcvr



输出一个高速的时钟,提供给其他的模块。这个时钟决定了 当前的线速率。频率为66.66nlllz×(datarate+1)

svs证4n

cll【





输出一个固定时钟。频率66.66mllz 表明锁向环已经锁定频率了。

Dn

locked





pn.datamte





这个信号表示当前系统的实际CP耻线速率。这个信号只有

当收到reco蚯g时,才会跟输入信号dataIrate一致。
oo

66.66M11z.,01

133.32Mhz

1l

266.64M11z

这个模块的工作时序如图4-4所示:当需要改变xcW clk时钟以启用新的CPRj线速率时,首 先设置datarate信号,给出希望的到的新的时钟频率。然后给recon丘g信号一个高电平脉冲,在这个

脉冲后的下一个时钟到来的时候,模块读取当前的datarate信号,更新输出信号pu d雏∞te,并开 始对印U进行配置,表示epll状态的bIIsy信号变为高电平,经过一段时间后,bus),信号重新变为
低电平,表示配置已经完成,xcw cm已经输出新的时钟频率。在这个示例中,对cpu进行了三次 配置。在图4.5,图4.6,图4.7中,针对xcvr cll【的时钟切换过程进行了图解。从图中可以看出 xcw cn(的时钟实现了无缝切换。


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图4-4:CPRLEPU模块工作时序图

38

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图4.5:xcvr

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图4-6:xcw clk时钟示意图(速率133.32Mhz)

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图4-7:xcvr dk时钟示惹图(速率266.64Mhz)

4.2.2

PoRT—cONTROL模块

这个模块作为一个自定义设备连接在NIOs—px上,实现了cPlu协议.,实现IQ数据的时分复 用和IQ误码检测功能,并保证设备和NIOS—GX之间的通信。模块结构如图禾8所示,模块主要包
含三个部分。

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图4—8:POIu二cONⅡtoL模块的结构图

第一部分是cPRLn∽ME__TOP模块。这个模块实现CPRJ协议中的数据解析部分。这个模块
主要包含发送和接收两个部分。在发送部分,接收来自IQ模块送出的IQ数据,来自HDLI:-cORE 的HDLC数据,和来自NIOS Gx的cPRJ协议的控制字,按照CPRJ帧的格式将数据封装成cPRI

帧把数据输出给GⅫ模块。在接收部分,接收来自GⅫ的数据,首先实现物理同步,然后通过启
动状态机实现cPIu协议的协商,在启动状态机达到稳定状态后,实现IQ数据和控制数据的分离。

把IQ数据传送给IQ模块,把控制数据中的如)LC数据传送给HDLC—CORE模块,同时把接收到
的cPIu协议控制字通过cPIu cONTROL模块反馈给NIos
Gx。

第二部分是cPRJ CONTROL模块。这个模块的作用如图4.13所示。这个模块是NIoS Gx和

cPRI_FI认ME ToP模块之间的桥梁。这个模块作为一个设备挂载在觚,ALON总线上,NIOs—Gx
通过avalon总线上的地址线和数据线对cPRJ cONTROL模块中的寄存器进行写操作。可写寄存器 每个比特直接转换成控制信号,控制IQ数据模块和CPRI
FR AME

ToP模块的工作状态。可读寄

存器中的每个比特都纪录着1Q数据模块和CPRI兀{AME-110P模块的工作状态。NIOs-GX只需要 通过地址线和数据线读取相应寄存器的值,就可以得到IQ数据模块和CPRL矸渔ME 10P模块的
运行状态信息。

第三部分是IQ数据模块,这个模块负责把发送过来的三路慢速的IQ数据通过时分复用的方式

转换成一路快速的IQ数据传送给CPRI-HnME ToP模块。同时接收来自cPIu—FluME_ToP模
块的快速IQ数据,并把IQ数据进行分离成三路慢速的lQ数据。这个模块可以工作在检测模式中, 在接收到IQ数据后,而且根据己知的IQ数据规律对IQ数据进行检测,将误码结果通过
40

第四章凹RJ协议的设计实现与仿真

CPRI

CO女r11的L模块反馈给NIoS』Ⅸ,从而对链路上的误码进行检测?
TOP模块

4.2.2.1 cPRI FRAhIE

这个模块实现了凹RJ设计中的主要模块,实现了凹RI协议。这个模块包含接收数据部分、发
送数据部分、接收卸)【C数据缓冲器和发送卸DLC数据缓冲器四个组成部分。发送部分的结构I虱如 图4.9所示。接收部分的结构图如图4-lO所示。

图4-lO:RX ToP框架图

接收和发送HDLC缓冲器采用Altem提供的标准双端口RAM实现的舯缓冲队列。为卸)LC
数据提供临时缓冲区。缓冲区主要目的是方便上层应用程序可以更方便的处理瑚)LC数据,因为根
据CPIu协议,I玎)【C数据散布在整个超帧的不同位置,如果每次的卸DLC数据都必须实时处理,
41

东南大学硕士学位论文

应用层程序的工作效率太低。通过采用缓冲区的方式,上层应用程序可以等到数据缓冲区即将满的

时候对皿LC数据一次性处理,提供工作效率。
从图4.9中可以看出,发送模块主要工作是接受厂商定制信息,HDLc信息,IQ数据和cPRI 控制信息通过一个使能信号,把控制数据和IQ数据根据w’x,z的值进行恰当的整合,产生出符合 CPRI帧的数据,最后根据线速率配置,把慢速的32位的数据中的根据需要进行串行化,转换为8 位的cPlu帧发送给GXB模块发送到远端。 从图4.10可以看出,接收模块部分的主要工作是接收来自G)①的数据,对数据进行解串化, 把一路的快速数据转变为四路的慢速数据。然后根据配置信息,首先根据接收到的数据进行物理层 同步,当物理层达到同步后,开始解析数据,启动状态机开始协商,当启动状态机进入操作状态, 说明cPRI协议的协商过程已经完成,对数据进行路由,把IO数据和HDLc管理控制数据分别进行
串行化,把数据传输给后面的数据处理单元。如果当前链路传输的是用于测试链路误码率的伪随机 数据,RX ToP中包含一个数据检测单元,可以接收输入的IQ数据,并统计出当前线路中的误码

率,为评估链路提供了方便的测试方法。 D(-ToP主要由下面几个模块组成。职AMECNTR模块,这个模块根据输入的时钟为数据和逻 辑控制单元提供wⅨ和z和超帧时钟;图4.11说明了这个模块的工作时序。

1几几几几几几几n n几n几几几几几几几几几几几几几几几几几几n n丌几几几几几几几n几几亓 m“b??一ti&
圈t血廿


2s4 X

团m

巧5







固zcn忸

图4.11:矸蝴叫TR模块工作时序图
脒rGEN—SEL模块,这个模块提供数据选择,根据输入信号,这个模块可以输出32位IQ数据
或者预定义的测试类型中支持的一种随机数据作为伪32位IQ数据。这个模块同时根据wⅨ和Z

]广1广]广]广]广1广1广]广]厂]广]广]广]广]广]广]广1广]
盈-c-”

日…
国l


!x

B 2 0





田“t¨.1

目“…

—L—}’、
T6 x

Te



7^,_rB



Tc

X仲xⅡx丌X∞Y


8l

X鸵Y∞X“X皓X越X





蠲瞄馕靠费毪循粤增量烈a鲕离e涠 图4一12:n盯GEN—sEL模块工作时序图



、L一


42

第四章cPRJ协议的设计实现与仿真

、,ENDORsPECⅡ疆c模块,这个模块用来根据xcNrR的值,在指定的时刻输出指定的厂商定 制数据;cPRl自通道中共预留了16个子通道用于厂商自定义信息。这16个子通道分别是:16.19,

80一83,144-147和208.2ll。当xcN瓜的值为这些值时,这个模块选择对应的厂商信息作为输出。
如DLc

P口E模块,这个模块根据x(N11R,wo盯R,皿Lc速率和线速率输出宽度为32位的

慢速控制管理通道数据;Ⅺ小ⅨcrRI,模块,这个模块等同一个数据通道选择器,根据x的值, 在指定的时刻,从输入信号厂商定制信息,如)LC数据,CP赳协议控制字等数据通道中选择一组数 据作为当前的控制数据输出,同时把数据宽度全部扩展到32位;wh仉Ⅸ8-IQ鼻Ⅱ也模块,这个模

块相当于一个数据通道选择器,根据wC舳l的值,从控制数据和IQ数据中选择一组,作为输出
信号,构成一组符合时序的32位的CPRI帧数据。DPFIFOsERIAI IzER模块,这个模块根据当前

选择的线速率,把输入的32位的并行数据,转换成快速的8位CPRJ帧数据。从这个模块输出的数
据就是最终的CPIu帧。
RX

ToP主要由下面几个模块组成,DPFIFODESERIAI.IzER模块,这个模块通过增加数据宽

度的方式把一路的快速数据转换成四路并行的慢速数据。这样可以使得随后的数据处理部分的工作 频率降低,这样不但可以降低功耗,而且可以是性能更稳定。PHYI。AYER.SYNC—sM模块,这个 模块实现维持物理同步状态机,及时报告物理层同步情况。物理层实现同步,说明物理链路工作正

常,其他模块协议解析模块才可以开始工作。s强且T

IJP

sEQu粥cE—SM模块,这个模块实现cPRJ

启动状态机,CPRJ状态机达到操作状态,说明CPRJ协议的参数协商已经完成,远端和本地的凹m
参数已经达到一致,可以进行aqu数据的传输。REsETjEQ模块,这个模块负责接收到复位信号
后,根据不周模块的特性,分别产生相应的复位信号,保证系统的正常复位。DAl'A ROuTER模块,

这个模块在启动状态机达到操作状态后开始工作,把接收到CPIu帧中的IQ数据和皿LC数据分别
输出到对应的数据处理端口上。DATA a也cⅪ强模块,这个模块接收伪随机IQ数据,同时和本

地产生伪随机IQ数据进行比较,最后输出数据误码率,可以向上层应用链路测试结果。
FⅡ’o HDLC

ToP模块,这个模块通过一个双端口的RAM和双时钟把解析完成的四路并行的慢速

m)LC数据重新转换成一路的快速数据。F口一ojQDATA ToP模块,这个模块通过一个双端口的 RAM和双时钟把解析完成的四路并行的慢速IQ数据重新转换成一路的快速数据。表4.2对
a)RI
FR

AME ToP的信号进行了描述:
FR

表4.2:凹RI
端口名

AMEToP模块的信号说明 方 向 位 说 数 明

东南大学硕士学位论文

ref cll(



Epll的参考时钟,时钟频率是30.07MIl乙

systenl reset

l 8 1 1

系统复位,这个信号也会复位GⅫ
HDLC发送数据,HDLc的速率基于z.60.0. HDLC发送数据的使能信号。 阳)Lc接收数据的使能信号。

hdlc坟in
hdlc戗wen



hmcⅨren

野b_Jxin
data rate

l 2

Gxb的串行数据输入接口
数据速率选择:oo 614.4Mbps
01

1228.8Mbps

11

2457.6Mbps

数据速率不会改变知道收到戗._pu Ⅸ-I匝C—mode


re咖丘g信号。



接收端工作在REC模式还是工作在RE模式。
1:

工作在REC模式O:工作在RE模式。

pat胁checker



选择不同的数据检验
OO:prbs7 01:prbs23

lO:coum

11:IQ数据。不作检查。

D【-sy蚋n69
rx-syste【Il』eco
nfig





基于远端的发送端来设置,如果远端开始发送,线速率相同,而且 没有错误,这个比特为1。





复位s觚up状态机,重新开始本地的startup序列。

r)【_layerj—.dm



28

为1ayer 1的定时器设置初始值。这个定时器在sta彻p状态机中用到。 在PE01DCOL sETUP和C M pLANE—sEllJP状态被激活,其他 装态无效。

叩alue
rx

slowCM da





这个信号表明一个新的m)LC速率在z.66.O字节。而且这个信号会

也Ⅱate

n州

使stamp状态机转换到C-M-PI,ANE sEnJP状态。重新协商HDLc
速率。

rx

autonegodat





在本地的CPRI劬mer中禁止速率自协商功能。这个信号只有在REl
端有效。

ioDLdisable rx-delay-calibr




在REc端,使能本地的REc的延迟校准功能。这个信号由虚拟应 用层给出。

鲥on—eIlable
“一delay.c“ibr
I l

在I汪端使能信号,这个信号使能发送给RE端的延迟校准请求。

鲥On-enable_R


第四章cPRJ协议的设计实现与仿真

rxJ∞dorspeci





表明接收端的虚拟应用层已经处理完厂商定制信息。

矗c-d∽
o【.z128_.o_b血 -lo订byte
戗z192 O b血
I 8 I 8

这个信号表明现在发送的在TX端发送的basic曲me的序号的低字
节。

这个信号表明现在发送的在1X端发送的b私ic丘∞1c的序号的高字
节。


—蛳gllbyte

吐9—娶曲)踊h
ersion





这个表明现在的使用的协议

z66-0-stamlp





表明现在使用的肪LC速率。
000

no期)LC

00l 240k 010480k01l 960Kloo 1920k

戗z130 O b∞i






这个信号表明L1的功能。

11

fImc

z194 0 p



8 8

这个信号表明以太网控制信息的开始指针。 厂商定制信息寄存器#1,这个寄存器用于IQ数据路径的类型选择 器,和收发器的预加重设置。 类型检测:
Bi乜7:6 00 Ol prbs23 lO count 11

戗jr∞d唧eci
矗c1



pfbs7

IQ数据

类型生成器:
Bits5:4 1. rbs7

01 prbs23

lO caum

11IQ数据

比特3:l预加重设置,他的值从0到5,其他组合没有定义。
比特O保留 戗.-v∞dorspcci
fic2




厂商定制信息寄存器圮,包含收发器的均衡器和差分电压的设置。
比特7:5均衡器取值范围从0到4, 比特4:2差分电压缺省值是1000n∽

DLVendorsp∞i
6c3





厂商定制信息寄存器躬,传送L1的时问设置值。这个是时钟的高 字节。

Oi—v∞dorspeci



厂商定制信息寄存器槲,传送L1的时间设置值。这个是时钟的高

45

东南大学硕士学位论文

fic4

字节。




臼【Vcndo印eci
fic5



厂商定制信息寄存器#5。包含使能延迟校准,使能速率自协商。线 速率,延迟校准应答信息。 比特7:使能延迟校准, 比特6:自协商禁止。如果在连续的三个帧中有这个信息,RE端不
支持速率自协商。

比特5:4线速率。如果来自REC,它将设置RE的现速率。如果 来自I通,是应答新的线速率。
比特3:延迟校准的应答信息。 比特2:O保留。
戗一fevpl00pbac k datasel 2 l

设置RE的回路使能信号,在延迟校准状态时有效,这将使得RE

的收发器的输出通过一个相位补偿FIFo直接传给收发器的输入。 选择在戗端发送的数据类型。
00prbs7 1 1 l 0l:prbs23 10:count

1l:IQ数据

戗-pll—reconfig



EpU重新配置请求。和DATA

R盯E配合使用。

印1LplLlocked 印ll-plL_bllsy 印U_pn




说明EPLL已经锁定了参考时钟。 表明EPLL处于重新配置状态中。 表明现在的EPLL输出的频率
00 61.4Mhz 01122,8M11z



da诅rat





10无效值

ll

245

7Mllz

Ⅻ瞳出国。眦
xcvr



8 1

收发器的输出信号。这个用于调试。 收发器的输出信号控制位。这个用于调试。 TⅨ端开始一个超帧的指示信息。这个信号持续一个systemclk的时 间。

cnlout



戗-hypcr‰e—
tick gvstem cll【









系统时钟,EPLL的输出,时钟的频率是61.4Mhz。 EPLL输出的参考时钟,时钟频率会随着datarate的不同,频率是 61.4或者122.8或者245.6

xcw cIl【





r)【一hyp咖me
—nck r,【los —





接收到的超帧的开始提示信息。只有在rx—h向一syIlc_acq有效后才可
以。





接收端丢失信号。如果出现16个8B/10B的错误就会出现被置位。

第四章cPRJ协议的设计实现与仿真

如果在整个帧中没有出现8B,10B的错误,就会复位。 Ⅸ10f
ⅨIal


1 l l 1

丢失了帧,这个信号是由物理同步状态机产生的。 本地远程报警信号 本地服务缺陷报警
表明RX接收端已经实现超帧同步。



Ⅸsdi
r】(h血sy卫Ic

ac







Ⅸj吣秘.晦






物理同步状态机的状态
OOool O0010 00100 O 1000

XACQl XACQ2
xsyncl xsync2

1 OOoo}lFNSYNC

Ⅸs嘶seq[Il
谳蛐





启动状态机的状态
oo O001 OO oolO oo 0100 001000 Ol 0000

S1:龇qDBY
L1

SYNCHERONl2弘:noN

PROTOCOL VERSION




PI ANE SElUP

VENDOR

SPEC肼C

10 0000
rx—X

OP】强渔:nON



8 8

接收到的b勰ic丘ame nu曲日。用于给出信息,对于调试有用

ⅨY

rx



接受到的字节数,每个b勰ic亿∞e复位一次
超帧的序号。

—Z



8 8 1

rx—





B∞ic如me中的字的序号。

Ⅸ-byp日齿黜
一Start
rx



指示接收到的超帧的开始。这个信号和Ⅸ'-hyP幽t—dck基本相
同,不过r)【-hyper劢me矗ck只有在蛐Bync_acq=1时才有效。

ZO O



8 8 8 8

zo-o收到的逗号字ik28.5)
z64.0收到的超帧数目。 Z128-o收到的BFN序号的低字节。 Z192_o收到的BFN序号的高字节

rx

Z“O



ⅨZ128 0 ⅨZ192 O





47

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rx

Z2 O Z66 0



8 8 8

Z2-o
z660

收到的版本序号。

rx



收到的hdlc速率控制信息
收到的以太网控制信息开始位。 收到的b∞jclayerl fIln嘶on。包含sdi,rai弗复位,Ios

rx

Z194 O Z130 O



Z194』
z130-o

rx



和lof。这些信号置位时高电平,复位时低电平
r)【Z80 O




z80 O

收到的厂商定制信息寄存器5。

用于使能延迟校准,使能速率自协商,线速率,延迟校准应答。 比特7:使能延迟校准,

比特6:自协商禁止。如果在连续的三个帧中有这个信息,RE端不
支持速率自协商。 比特5:4线速率。如果来自REc,它将设置RE的现速率。如果 来自RE,是应答新的线速率。 比特3:延迟校准的应答信息。 比特2:O保留。
r)【Z16 O




zltO收到的厂商定制信息寄存器1

这个寄存器用于IQ数据路径的类型选择器,和收发器的预加重设
置。 类型检测:
Bits 7:6 Ol 01 prbs23 10 coum

prbs7

11IQ数据

类型生成器:
Bits5:4 2.rbs7 01 prbs23 lOcaunt

11IQ数据

比特3:1预加重设置,他的值从O到5,其他组合没有定义。 比特O保留
rx

Z17 O





zl?-o收到的厂商定制信息寄存器2

包含收发器的均衡器和差分电压的设置。
比特7:5均衡器取值范围从0到4, 比特4:2差分电压缺省值是1000mv

第四章cPRI协议的设计实现与仿真

r】【Z18







Z18-o厂商定制信息寄存器#3,
传送Ll的时间设置值。这个是时钟的高字节。

ⅨZ19 O





Z19_0厂商定制信息寄存器槲,
传送L1的时间设置值。这个是时钟的高字节。

rx删I通e
xt





RE复位信号由接收部分产生,这个信号基于Z.130.O,用来传给应

用层。定义REC端如果收到这个信号,这意味着来自RE的一个复 位应答信号。在RE端这个信号意味着来自砌鹭的复位信号。

ⅨnO hdlc



l 1

表明收到的信号中没有hdlc信息。
表明收到的hdcl速率无效。

ⅨjnvaIid-hdlc



一幽缱n出
rx-Jrotocol mi 戤natch




表明收到的协议版本和本地的版本不匹配。

rx

slov心M

da





表明收到的砌c速率和本地的速率不匹配。

tamate

mi鳓mtc



rx—sta:fnIp achi eved





表明蛳状态机启动已经完成。
表明收到一个pu重新配置的请求。

Tx-PII,r。conf
ig req





D【-11elay』aubr





表明收到来自砒Ⅺ的延迟校准请求。

觚on‰rec
啦删a”al衙




表明收到来自RE端关于延迟校准的请求的应答。

a西。疋破劢m
-IB

Ⅸ盯Det伽l
rKjayer_1—dm



l 1

表明收到的数据中出现错误。
表明lay日1的定时器超时。



旺一“p砌

rxⅢcount
er0



16

接收端对1通道的错误的统计。

东南大学硕士学位论文

rx

error

cOum



16

接收端对2通道的错误的统计。

盯1 16

r】【error-count er2



接收端对3通道的错误的统计。

r)【-mor
er3

coum



16

接收端对4通道的错误的统计。

舒b_。(out
bdlc
rxaut





Gxb的发送信号的输出。



8 1

收到的hdlc信号的输出端口。
表明发送端的hdlcfifo为空

hdlc戗fifo





rnpty

hdlc一戗一fifo-如
1l





表明发送端的hdlcfif0为满

hdlc-rx-fiftfu






表明接收端的hmc6如为满

hmc

rx.丘fte





表明接收端的hdlc丘fo为空

Inpty digitalr%et-pld




同步复位的输出。这个信号和系统时钟同步。这个信号给其他的逻
辑用来关掉系统时钟

4.2.2.2

cPRI-coNTRoL模块
ToP模块和AvOLON总线的接口。cPRJ

这个控制器模块作是CP砌兀认ME

n蝴ToP

模块具有大量的输入参数作为cPRI协议中的配置参数和控制信号保证CPIu协议的正确解析和处 理,同时CPRI一矸渔ME ToP模块具有大量的输出参数,这些参数包含了接收到的CP王u帧的配置
信息,本地启动状态机状态,HDLC速率协商结果等信号。这个接口很复杂,大量的输入输出信号

不利于理解和操作,同时由于输入输出接口不是标准接口,无法作为一个标准的设备挂载到 NIOs_Gx嵌入式系统中与其他的模块协同工作。为了使CPRLn0~M巳-ToP模块接口标准化,简

单化,cPRJ—coNTROL模块对cPRLRn啪B-ToP模块的接口进行了封装,把CPRLFRAME—TcIP
模块的输入和输出信号映射为寄存器读写操作,只需要通过操作CPRI_CoNTRoL模块的读写信号、 地址线和数据线接口,就可以改变CPRI FRAME TClP模块的配置信息,通过中断信号,可以及时

反映出cPRI_FRAME—ToP模块中的变化,通过这种方式,cPRIjR枞Ej'oP模块就可以作为一

第四章cPRJ协议的设计实现与仿真

个标准的设备挂载到A、,oLc}N总线上,通过总线方式和其他设备一起协同工作。图4_13说明了CPRJ 控制器的作用。

图413:CP姒控制器的作用

CPI选-C01㈣u滇块和NIOs—Gx的接口管脚如表4.3所示。
表4.3:凹RJ—COⅣ【ROL模块与NIOS-.GX的接口说明
端口名 address【7。o] wfitedata[7..O】
I I

方向





操作寄存器的地址,用来表明需要操作那个寄存器。 写寄存器的数据线,当需要对寄存器进行写操作时,数据线是传输
需要写的数据。

chip
a五le

select

fe舀st



片选信号,只有在片选有效时,对这个模块的操作才有效。考虑可 能有多个设备配置寄存器地址相同,通过片选信号,可以有效解决
这个问题。

Wren



写使能信号,当这个信号有效时,表明是写寄存器操作。在时钟的 上升延,把数据线上的数据写入到地址线指定的寄存器中。

rden



读使能信号,当这个信号有效时,表明读寄存器操作,在时钟的上

升延,把地址线指定的寄存器中的值输出到”adda协上。
rcaddata[7—0】


输出数据线,当读信号有效的时候,输出地址线指定的寄存器的内 容

lrq



中断请求信号,一共有四种中断,分别是发送超帧中断,接收超帧

中断,物理状态机发生改变,启动状态机发生改变。当发生这四种
中断中的任何一种时,中断信号有效。

CPI辽.c0N11∞L模块中寄存器的地址和对应的对于cPRI脉AMB ToP模块的接口如表4.4
和表4.5所示。表4.4给出的写寄存器对应地址和内容,表4.5给出的是读寄存器对应的地址和内容。
51

东南大学硕士学位论文

每个信号代表的意义参照表4.2,读寄存器和写寄存器分别对应不同的寄存器。
表4.4:写寄存器说明

寄存器地址
o)【oo Ox01

寄存器名

灿j)rotocolVersion
z66-o-stanIlp z130-o_b∞i?j1-fII∞

Ox02 Ox03 ox04

z194-岫
戗wⅫb啊婶ci位1

Ox05 0x06

戗-vcndo印ecific2
戗一v%dorspecific3 戗一V∞dorspecific4
戗-velldorspeci6c5 戗.vendorspeci丘c6

Ox07 Ox08

Ox09 0xOA 0xOB

杈一Vcndorspeci丘c7

戗一Vendor印ec施c8 Oi-veDdorspec垴c9

OxOC 0】【oD

戗_v∞d掣i6c10
臼t-vend唧ec墒cll
臼【、Ⅷdorspeci矗c12
瓴_v∞dorspeci右c13
仅一Vendorspecificl4

o)‘OE OxOF

0x10

Oxll Oxl2 Oxl3

臼c—V∞dorsPecificl5 戗.一Vend∞币eci6c16 比特[5:4]:datasel

Oxl4

比特【O】:pU nx加fig
Oxl5

比特【7]:sys_co瓶g
比特[6:5】: dataJate

比特[4】:systcm recon矗g 比特[3】: delay-calibr撕0n—enable

52

第四章cPRJ协议的设计实现与仿真

比特【2】: 比特[1】:
Oxl6

slowCM

da啪士e

new

REC mode

比特[7:6】:pat岫check盯
比特[5】


v∞d唧∞i6q-d衄e
djsable

比特【4】:卸ton咯嘶ation

比特【3】:dcl删ibrad∞.∞abl啦
比特[2:O】
Oxl7 Oxl8

:eq∞liza吐o¨仃

layer-l缸m哆Value[27:20】
layeLl 6mer Value[19:12】

Oxl9

1ayer_一1一血1cr』alue[11:4] 比特[7:4】:岫∞”gister
比特[3]:

OxlD

Ⅸhypem∞e
sync

6dc_int
int

比特[2】:pby
比特[1】:
start

s龇e

up昭咿int

比特[O】:r∞g曲t
Ox20
_

Hdlc戗m
Hdlc戗in
Hdk rx Reset

Ox2l

仿【22
O)也3

wr跖

表4.5:读寄存器说明 寄存器地址
仍【30

寄存器名
ⅨZO


o)【31 0)【32 O)【33

ⅨZ2 O
rx

Z16 0

rx

Z17 0

O)【34 Ox35 0)【36 Ox37

ⅨZ18 O
rx

Z19 0

rx

Z80 O 0

I】【Z8l

东南大学硕士学位论文

Ox38 0)【39 0x3A

ⅨZ82 0
rx

Z83 O

ⅨZ144 O ⅨZ145 O
r】【Z146 Z147 0 0 O

ox3B Ox3C ox3D Ox3E 0】【3F

fx

D【Z208

ⅨZ209 O ⅨZ210 0 ⅨZ211 O ⅨZ272 O ⅨZ273 O
玎【Z274 O r)【Z275 O

Ox40 Ox41 Ox42

Ox43

Ox“
Ox45 0x46 Ox47 Ox48

enDr.collIltero[7:O] error_countero[15:8】

咖r』ounterl【7:o】
error-collⅡterl[15:8] errcIr_countel.2[7:O】 error-c01Inter2[15:8] error_counter3[7:0】

Ox49 Ox4A

Ox4B Ox4C Ox4D

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第四章伽协议的设计实现与仿真
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Hdlc一.DL丘fb-fIln

Hdlt.戗-丘ft朗1pty

Hdlc-吒丘fo_fIlll

4.2.2.3

IQ数据模块

这个模块的主要作用是对IQ数据进行分时复用。这个模块主要包含编码和解码两个部分。编 码部分产生三路7.68Mhz的增量型的IQ数据,然后按照CPIu协议的要求,把16位的输入数据通 过补零的方式扩充为20位,做编码转为8位数据输出,三路信号在输出后通过一个控制器,依次输

东南大学硕士学位论文

出IQ数据,这些IQ数据被封装在CPRj帧里。在CPlu帧中每个基本帧中有16个word,其中一个 控制字节,15个IQ数据字节。在封装的时候,第一路数据放在1-5这五个字节的位置,第二路数 据放在6.10这五个字节的位置第三路数据放在11.15这五个字节的位置。在进行IQ数据解析的时
候,采用相反的过程,首先接收数据,然后把基本帧中的15个的IQ数据分为三路,分别将收到的 8位的数据转换为20位的数据,最后把20位的数据还原为16位的数据,发送给IQ数据处理单元。

4.2.3GxB模块
这个模块是一个高速收发器。是Altera公司提供的一个专有器件。在内部实现了8B/10B编码, 相位同步,速率匹配,通道对齐,时钟恢复等功能。最高速率可以达到3.1875Gbps是一个集成度高,

功能齐全的收发器。可以很方便的和光接口实现对接。针对GⅫ,Altera提供了MegawkardPlug-m
管理器来配置GxB的特性。通过Megawiz盯dPlug山管理器可以定制出了适合cPRJ应用的高速收
发器,实现cPRI物理通道。cPIu

GⅫ的模块如图4.14所示。

图4?14:cPRLGxB模块图

CPRLGXB模块配置的速率是2457.舐fbps。时钟速率为614.4M}Iz.支持l(28.5的字节检测。为

了使CPRI_GⅫ可以适应各种情况,配置的G)(B模块可以通过输入管脚来控制均衡器,差分电压 幅度,预加重等特性。而且GⅫ的输出部分除了解调出来的并行数据,还通过一些管脚输出cPRI- _GxB模块的工作状态信息。表4.6详细说明了cPRJ-GⅫ模块各个管脚的功能。
表4.6:CPRLGxB模块IO说明 端口名
rx—eqllalizerc研

方向






均衡器的控制参数。有五个可选值.主要针对板上传输,需要根据

第四章cP砌协议的设计实现与仿真

链路情况选择合适的参数。
pn口eset I I

GⅫ的pⅡ复位信号,可以使GXB内部的时钟恢复单元复位。
预加重控制参数。有六个可选值,主要针对板上传输,需要根据链
路情况选择合适的参数。

戗珥%mpb∞妇硎

rx

enacdet



使能检测位。高电平有效,当这个信号有效后,才可以检测同步字 节。

rx

cnlcn【

I I

时钟恢复单元的输入时钟。 发送差分信号的控制参数,主要针对板上传输,需要根据链路情况 选择合适的参数.

戗v0Hdc盱l

inclk



输入的时钟,作为发送模块的日寸钟。 输入的串行数据的接口。

rx



I I

rx-slpbk

串行回环使能位。高电平有效,当有效时,发送的串行数据直接传 给接收端,不经过外部传输。

戗corecIl【 rxaDalo掣eset 戗in

I I

发送数据的时钟。
接收通道模拟部分复位信号,高电平有效。

I I

等待发送的并行信号输入接口。
8B,lOB编码的控制位。当传送的是8B/loB中的控制数据时为高电 平。


戗一硎enable

玎【di垂talrcset 戗m西taIresct
rxJ)atteIndetect D【-c廿ldetcct

I I

接收通道数字部分复位信号。
发送通道数字部分复位信号。

O O

类型检测标志位。高电平有效,表明检测到定义的起始信号。 控制检测标志位。高电平有效,表明检测到8B/10B编码中的控制
字。

戗Om

O O o

并行数据变为串行数据的输出.端口。
错误检测信号。高电平有效,表明出现8B/lOB错误。 接收端数据锁定标志位。 将串行数据转换为并行数据的输出。 恢复时钟输出。 频率锁定标志位。

rx训et。ct
r)【locked

Ⅸom
coreclk
out

O O O

“j嘲locked

东南大学硕士学位论文

rx

cⅡ∞ut



恢复时钟的输出端口。 系统同步状态位。 表明PLL已经锁定时钟。

r)【-syncstams

O o

p1LIocked

这个模块的时序关系如图4?15所示:首先通过plLareset对整个模块进行复位。使得系统进入 工作状态,经过一段时间后,plLlockcd信号变为高点平,表明接收机已经从输入信号中恢复出时钟 信号。rx-clkaut开始输出解调后的时钟,戗-out管脚输出有效的串行数据,但是啦一丘明10ckcd信号
依然无效。

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图4.15:GⅫ收发数据时序图
接收端的并行数据一直为O,直到接收并行数据接收到k28.5数据,rx pa仕emde眦t信号出现一

个脉冲信号,在这个脉冲信号之后,rx-蛔10cked信号变为有效,rx_om数据线上输出并行的接收
数据。GⅫ模块进入正常工作状态,成功实现将接收到的并行数据转换为串行数据,然后在接收发
送的串行数据,从串行数据中恢复出信号中的时钟,并最终把接收的串行数据还原成并行数据。
4.2.4 HDLC

coRE模块

这个模块是一个介于Avalon总线和CPRJ模块之间的一个模块,负责HDLc信息的封装和解析,
是一个HDLC控制器。这个模块采用的第三方提供的口core。在发送方向,本模块从Avalon总线 上得到来自上层的}玎)LC控制信息(净数据),存入相应的寄存器中,通过FcS.16子模块按照一定 的算法对得到的数据进行处理,将得到的数据送入Zer0 hlsertion子模块,按照HDLC协议要求,对

5个连续的“l”后面添加一个“O”,把得到的数据送入F1ag IIlsenion子模块,在此模块中添加协议
规定的帧头和帧尾序列“01111110”,将展终的数据串行输出,为cPIU模块提供HDLC数据。在接

收方向,可以看作是发送方的反操作:先从cPRJ模块得到HDLc数据,在FlagDetecnon子模块中

第四章cPRI协议的设计实现与仿真

检测帧头和帧尾序列“01111110”,提取数据部分送入zero Dt船舐蚀子模块进行去“O”处理,再把

得到的数据送入FCS-16子模块按照一定的算法解析出阳)LC控制信息(净数据),写入相应的寄存 器中供上层模块通过Avalon总线读取。图4.16对模块的工作原理进行了说明。表4.7对模块的各个
信号进行了说明。这个模块采用了第三方提供的开源的PCore实现了}玎)LC控制器功能。

TX

Clk

图4-16:如)L,c.-COI通工作原理

表4.7:}{DIC CoRE的接口说明
端口名
Txc】】c Rxclk R盖 I I I

方向
1 1

位数





发送方向时钟,控制Tx的数据速率
接收方向时钟,控制Rx的数据速率

1 】 1

接收方向}丑)Lc数据串行输入
发送使能 接收使能 总线端复位信号 总线端时钟信号 总线端地址线

乃‘En
RxEn RST I CLK I ADR I

I I I I

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I I I

DAT I Ⅵ,EN

总线端数据输入
总线端写使能 总线端读使能

REN STB I Tx

I I O

l 1 1

S仃obe信号,类似使能信号
发送端经过处理的HDLC数据串行输出

东南大学硕士学位论文

DAT O ACK O RTY O 1:AG0 TAGl O O

O O O O O

32 1

总线端数据输出

寻址寄存器后的应答信号
rc仃y信号 发送完毕信号 接受就绪信号

1 l l

4.3本章小结
本章首先介绍了c期魁系统的总体设计结构图。然后针对cP砌模块中的各个功能模块进行了详
细的分析。cPRI

EPu模块为整个系统提供了稳定的时钟网络,唯一的时钟源保证了系统各个部分

之间的同步。PORT cONTROL模块实现了cPRj协议,是系统中最关键的部分。GxB高速收发器

模块实现了高速收发数据的功能,为通信提供了稳定可靠的物理通道。HDLC CORE模块实现了
HDLc协议的解析,为上层的控制管理提供了方便的逻辑通道。这几个部分共同构建了一个的CPRJ 接口平台。

第五章凹Rl协议设计验证与性能分析

第五章CPⅪ协议设计验证与性能分析
为了验证和评估RE设备cPltI模块的功能和性能,为后期RE设备的整体实现研究提供完整的 模块解决方案。本文设计了CPRJ模块应用评估系统。通过应用评估系统,不仅能够验证RE设备 CPIu模块在不同应用场景下各项功能的实现情况以及与CPRI v2.O规范的一致性,而且通过监控程 序的监测和控制,能够很好的反映和评估各项功能的执行结果和性能。本系统的设计为RE设备整 体实现提供了可行性依据和技术支撑。

5.1应用评估系统介绍
本系统方案的硬件平台采用Altera

S扛a血Gx开发工具,基于开发板提供的s廿ali】【Gx

FPGA及

其外围电路和接口完成系统构建。s们畸x Gx实现应用场景中的网络结构,并由NIosⅡsoPc系统 实现对应用场景网络的监控。开发板结构如图5.1所示。开发板上有标准的sFP接口,可以直接接 光纤。开发板上有16个DP开关和10个按钮,可以用于系统的配置和复位信号。开发板上有12
个LED灯,可以用于信号显示灯。

图5,l:应用评估系统硬件平台 鼬涮敏GX内部根据应用场景构建各设备和网络结构,实现cPRI端口。CP耻端口之间通过外

61

东南大学硕士学位论文

部sFP接口和光纤相互连接,物理上符合cPRJ协议链路的物理层要求。目前测试使用的光纤为5m, 根据选用SFP接口器件参数,最远可支持lo虹l。
嵌入式软核NIOS
II

soPc系统用于应用场景网络的监控,构成应用评估系统。应用评估系统用

于sFP器件、I通C脏设备的配置和管理,并且提供包括JTAG、UART等多种接口用于监控信息的
输入输出。应用评估系统硬件结构如图5.2所示。CPⅪ控制器通过艄硝IoN总线接口把挂载在Nios
系统上,作为Nios系统的一个设备。

图5.2:应用评估系统结构示意图

应用评估系统的功能包括:
端口模块初始化:协议版本信息设定;初始化链路维护信息;厂商定制信息设定;计时器值设 定;}玎)Lc速率设定;中断使能设定;系统初始化配置设定(比特率、模式等内容);

启动状态机检测:检测链路工作情况,是否正常工作,是否有LOS、LOF、RAI等告警;检测 启动状态机的工作情况,是否正常工作,出现的错误类型;在任何情况下,显示启动状态机的状态
信息;在出错情况下,不能同步以后的重配置,以及重配置以后的循环检测。

链路检测:在链路监测模式下检测链路的误码数。 超帧检测:通过中断的方式,循环捕捉链路上传输的连续的多个超帧;显示超帧的控制字信息
(版本信息,HDLC速率信息,链路信息,厂商定制信息等)。

HDLc慢速c&M通道测试:设置特定数据,通过HDLc控制器发送特定数据;通过中断方式,
在接收侧打印HDLC数据信息;比较收到的HDLC数据信息和特征数据,是否正确。

第五章口m协议设计验证与性能分析

IQ通道测试:选择IQ通道模式;检测各IQ通道,连续显示IQ通道误码数.
应用评估系统的功能模块结构如图5_3所示。

图5.3应用评估系统功能模块划分图

5.2验证内容和验证结果
本节根据cPRJ规范定义,对CP砒端口模块各功能点依次列举测试内容的觌格要求、具体描述、 验证方法和验证结果,以便依次验证实现情况并完成一致性说明。

s.2.1线比特率

可选的CPRI线比特速率:614.4Mbps,1228.8Mbps、2457.6Mbps。由于采用开发板上33.33姗z

晶振时钟替代30.72Ⅷz(=3.84Ⅻz×8)晶振时钟,对应614.4、1228.8、2457.6脚s的速率分
别为666.6 Mbps、1333.2Ⅶ即s、2666.瓠tbps? 验证方法:

直接法:通过眼图观察串行输出比特流的线比特速率。

间接法:通过测量GⅫ并行IO的时钟和宽度验证线比特速率。由于G)国并行Io宽度为8bit’
所以对应三种串行速率的并行10时钟应该分别为666.酿Ⅲz’1333.2Mhz和2666.4MHz。

图5-4,5.5,5石,5.7,5.8,5-9,分别给出了在666.研艇z、1333,2MIlz和2666.4Ⅷz速率下
通过示波器观察到的眼图和时钟信号。

东南大学硕士学位论文

图5-4:666.6Mbps速率的眼图

图5.5:666.6Ⅻz的时钟信号

图5?6:1333.2Mbps速率的眼图

第五章cPRI协议设计验证与性能分析

图5.7:1333.2Ⅻz的时钟信号

图5-8:2666 4Mbps速率的眼图

图5.9:2666.4MHz的时钟信号

65

东南大学硕士学位论文

5.2.2慢速控制管理(C&M)通道验证

慢速控制管理(c&M)通道采用∞Lc数据帧结构(IsO/Ⅲc 1329:2002),信息域长度可以为
任意字节长度;信息域的比特传输顺序从LSB比特开始;使用单字节地址域,256个地址应该都有 效,不使用扩展地址。流控制机制遵循}玎)LC规范。}Ⅱ)LC帧的开始和结束需要有标志序列,并且 同一个标志序列不可以即作为一个帧的结束标志又作为下一帧的开始标志。加)LC数据帧之间的时
间用连续的标志序列填充。数据保护遵循卸)Lc规范,并且支持16bit的Fcs。

验证方法:通过si印aITap工具提取HDLc帧结构。图5.10给出了测试结果。

图5.10:慢速c&M通道}玎)Lc帧结构 从图5.10可以看出,CPIu系统完全实现慢速控制管理(c&M)的要求。

5.2.3启动状态机验证
启动状态机具体内容参考本文2—5节。启动状态机验证主要包括查看初始化配置以后或者速率 重配置以后或者当前状态下启动状态机的状态、物理同步状态机的状态;线比特率重配置;厂商定
制信息的修改。 验证方法:采用LED显示,Si鄹Ial 1却和串口输出打印信息相结合的方法。开发板上的第二行 的6个LED分别表示启动状态机的六个状态:等待,Ll同步,协议建立,控制管理通道建立,接 口和厂商定制信息协商,操作。可以通过串口终端改变协议的配置信息,并通过终端得到系统运行 状态信息。同时用si印a】T_ap捕获超帧信息。验证步骤如下: 启动状态机状态:物理同步状态机当前状态;链路告警信息:启动状态机当前状态;如果已经

达到同步,显示:当前的线速率和c&M速率,当前的版本信息,接收的厂商定制信息;如果启动状
态机未达到同步,显示:当前的启动状态机状态以及存在错误的原因:如果线速率不匹配,进行线 速率重配置,配置完成以后重新查看启动状态机状态。 线比特率调整:选择要调整的线速率(614Mbi“s、1228Mbi讹、2456Mbit,s),进行重配置,重 配置后的情况通过启动状态机来观看。

c&M通道速率调整:选择要调整的C&M通道速率(240Kbi“s、480Kbi“s、960Kbi讹、1920Kb州s),

第五章c脚协议设计验证与性能分析
进行重配置,重配置后的情况通过启动状态机来观看。


厂商定制信息修改:选择要修改的厂商定制信息(O~4),设置要修改的内容(O~255),循环 操作,最后进行重配置,重配置后的情况通过启动状态机来观看。 超帧检测:通过端口中断的方式处理连续接收的多个超帧。显示接收到的超帧信息,包括:超 帧起始位;超帧编号m硝;版本信息;c&M速率信息;厂商定制信息。通过串口终端打印信息验证 CPlu启动状态机的各项功能完全正常,终端输出信息见本文附录一。 通过Si鲈al T却的观测结果如下:

图5.1l:协议版本信息,协议版本为l(Z.2.O=ox01)

图5.12:皿LC速率和阳)LC数据信,息}玎)LC速率480kbps(z.66.O=0x02),阳)LC数据为
填充位(Z.1.O=Z.65.O=Z.129.O=Z.193.O=0xFF)

图5.13:厂商定制信息,厂商定制信息(Z.16.0=Z.17.O=z.18.O=Z.19.O=Z.80.O=0)浊A)

5.3本章小结
本章首先介绍了CPRJ应用评估系统的硬件平台和应用评估系统的软件结构。然后详细介绍了 验证内容和验证方法,验证内容主要包括:物理链路层线速率,慢速管理通道的各种特性和启动状 态机的各种状态。验证采用多种方法相结合的方式,在验证方式后给出了验证结果。CPRI应用评估 系统验证了cPRI模块的各项功能,验证结果表明设计的C翻RI系统符合cPRJ协议,达到了设计要
求。

67

东南大学硕士学位论文

第六章总结和展望
论文主要研究了CPRJ协议,对协议进行了详细分析,并在FPGA上实现CPIu端口,为以后的 RE设备的研究提供了基础。

论文首先介绍了无线网络覆盖的现在解决方案,并提出了基于CP砒的新的无线网络覆盖方案。
介绍了CPIu接口的无线网络方案的优点和主要的应用场景。指出基于cPRJ接口的无线网络覆盖方

案的实现具有重大意义;其次论文详细介绍了CPRI协议,首先介绍了CPRJ协议框架。因为CPRJ 协议是硬件实现的基础。只有详细了解CPRJ协议中的每个细节,才可能正确实现协议。所以对CPIu 帧结构进行了解析,对cP砒帧中内容进行了详细介绍。然后分别介绍了CPRj协议中的同步和延时
校准机制,物理层链路维护和启动状态机。为协议的实现奠定了基础。然后论文介绍了开发环境和

硬件平台,首先介绍开发环境,介绍了如DL语言,并分别介绍了ⅦDL语言和V嘶log

HDL语言

的特点,在对这两种语言进行比较后,选择了v舐109 HDL语言作为实现方案。然后介绍了实现方 案采用的s仃ati)【Gx芯片的特性。接着论文介绍了CPlu协议的详细设计实现过程。首先概述了CPRj 协议系统的实现框架。然后针对cPRJ协议系统的各个组成部分的实现原理进行了阐述,并给出了 仿真图。最后论文介绍了CP赳应用评估系统。应用评估系统针对设计的cPRj系统进行了功能验证 和性能分析。首先介绍了cPRI应用评估系统的硬件平台和应用评估系统的软件结构,然后介绍了 验证内容,并给出了验证结果。


当前的设计方案只是作为一个方案验证系统,还有下列部分需要进一步的完善。 硬件平台:为了快速实现CPIu协议,硬件平台选用A1tem Stati)【Gx开发板,由此受到的硬件

限制包括:开发板外部时钟为33,33MHz,而不是30.71Ⅻz;外部时钟精度达不到0.02ppm的要求;
由于只有一个外部时钟,使得REC和RE的主从端口共用一个EPLL,只能由RE发起修改线速率;

硬件中4个sFP通道使用同一个GⅫ模块,使得REC和RE端口线速率必须一致;只有一片s仃a衄
GX,因此REC和RE设备的硬件在同一片s垃ati)【Gx上实现。这些因素使得CPlu协议中部分特性 无法完全实现。因此必须针对CPRJ协议的需求,设计出专用的电路板作为cPIu设计的硬件平台。
拓扑结构:目前仅实现主从端口对连一种拓扑结构,不支持级联功能。

l江接口:目前仅实现基带处理部分,IQ数据块使用特征数据填充,IQ数据的产生和校验目的 仅在于验证IQ通道传输的准确性。RF接口与RF模块的实现方案相关,目前暂末实现。
控制和管理系统:目前仅支持HDLc一种慢速c&M通道,并已验证。对于RE设备应有的控 制和管理功能在本系统中未涉及。

致谢

致谢
在论文即将完成之际,我要衷心地感谢我的导师裴文江教授,感谢他近三年来对我在项目科研 上的悉心指导,以及在生活上的关心和帮助。从我04年进入实验室开始,裴老师就以他渊博的学识、 勤奋忘我的工作态度、积极进取的魄力、严谨踏实的治学精神以及活跃开阔的思维深深地影响了我。 在我人生的道路上实在是有幸能遇到这样的良师。恩师的培育之情实在是无以为报,只有在以后的 学习和工作中,加倍地勤奋刻苦,严谨踏实。 感谢我的父母,一直以来,在我学习工作遇到挫折时,是你们在用真挚的亲情鼓励着我,关怀
着我,从你们的身上我学到了坚韧和自信。我真诚地感谢你们为我作的一切奉献。

感谢东南大学信息安全研究中心的胡爱群教授、杨晓辉副教授、顾群高工,在日常的学习科研
中他们给予了我很多的指导和帮助。感谢黄杰老师,和您讨论问题常常使我茅塞顿开,你在实验室

勤奋的身影,常常激励我们要更加自觉努力。 感谢同一项目组的沈平、高翔、陈世祥、华璐以及我的师弟师妹王顺涛,罗贤武、曹燕飞。在 大家的共同努力下,消化和理解相关的协议、标准和规范,并且指定了相应的实现方案。我忘不了 讨论问题时我们辩论的面红耳赤,也忘不了我们挑灯夜战时的激情。 感谢我的师兄李涛博士、王开博士、感谢你们毫无保留地与我分享你们做研究的经验教训,若
不是你们的建议,不知我又要走多少弯路。感谢我的同学邹留华、陈欣荣、周丽红、唐莹,感谢你 们带给我的帮助和启发。

最后,对在这里未一一提及的曾经帮助过我的老师、朋友、同学一并送上衷心的感谢。

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【19]usingAPEX 20K&APEX20KEPLLsmme QIlanl王sso胁arewh沁Pap盯
Altem htlp:/^^n^W,alter&com,2002

[20]selecting廿忙c㈣£Hi鲈speed Tra璐ceiv盯soh埘on white P印盯.Al啪http:,/帅能alte:随.com
2002

[21】AHB

toAValon&AValon to AHB Bridges.Altera htlp://ww砒altefa.com,2002 sellliconductors,2005

[22]Thel2C_bus specificationversioIl2.1.PhjIips

参考文献

【23]吴继华,王诚编著,设计与验证Ⅵ棚og m)L,人民邮电出版社,2006

【24】王冠,黄熙,王鹰编著,Ⅵ租og m)L与数字电路设计,机械工业出版社,2006

【25】Smir P“也lr编著,vemogⅢ)L数字设计与综合,电子工业出版社,2004
【26]赵雅兴编著,FPGA原理、设计与应用,天津大学出版社,1999 【27】杜慧敏主编,基于vc棚og的FPGA设计基础,西安电子科技大学出版社,2006

【28】kn.Co缸瞻n编著,基于Ve柚og语言的实用FPGA设计,科技出版社,2004
【29】徐欣等编著,基于卯GA的嵌入式系统设计:朋teraEd诟0n,机械工业出版社,2005

附录:应用评估运行结果

附录:应用评估运行结果
1、初始化配置端口
P1e髂e choo∞tlle line bit ra商o nlat you w锄t
to

us《l—0):

1:614Mbps 2:1228Mbps 3:2457Mbps

Please choose吐地HDLC 1ine bit ratioⅡmt you

want幻use(14):

l:240Kbps
2:480l<1,ps

3:960Kbps
4:1920I(1ms
Yjur choice is:l

…一(NFO>:The
…一-<NFO>:.nle

RE Port

hⅡ诅li髓吐on is丘11ished!!——一

REC Part hlitalization is

fillishedff….

2、显示启动状态机状态

…~一-<玳F0>:Link
…~…一<NFO>:111e
The

Lay盯work

no册a11y!

//链路信息

StamIp MacIline

is

Successed!!………~~—//启动状态机信息
//启动状态机状态

c眦即t
111e

state is success state! syncllrollization stanls nlach面e
rate

ne
The

phy

st啦is succ郫s
//线比特率 ,/版本信息

S衄te!//物理同步状态机状态

cu姗“ine date

is:614Mbps

附录:应用评估运行结果

m hmcRj她is:2加勋ps!
1kⅥn玉0血fok

,/c&M通道速率

m∞s鹋e is://,一商定制信息
170 170 170 170 170

3、线比特率重配置
Ple船e choo辩t量1e line bn rado mat you want
t0

recon矗甙l—,3)

1:614Mbps 2:1228Mbps 3:2457Mbps

№choiceis:2
———<n叮Fo>:丑圮工知e
Bit Rate is

rec伽IfigedIl——

————一D师O>:Link£田惯work n咖ally!

———<D叮FO>:The弛咖Machine
11"CⅦ旺ent State is S埘:cess

is Succ黯sed 1

mThephy删枷∞s咖Ⅻ‰‰eisSl|c淄s‰e!
m cl|脯nt 1ine d舭rate is:1228Mbps
The hdlcRatc

S眦

,/线比特率已经修改

is:240Kbps

m vcnd幽~Vendo咖fo[1】message is:234
The

Vend幽%v∞d0血fo[2]m∞sa黟is:233
Vendonnfo【3】m髂sage
is:170

The vemdormfok

附录:应用评估运行结果

n啦Ⅵ啦dorhfo’s V∞dorhfb【4]m髂sage

is:170

4、明口LC速率重配置
P1ea∞choo∞重lleHDLCljnebit r碰othatyou聃恤tt01lse(14)

l:240Kbps 2:480Ⅺ)ps 3:960Kbps

一一…~<NFO>:Tbe

HDLC Rate has changedf

………一<NFO>:Link

Layer work nOm:lally!

……-<NFO>:111e S协呻Machine
The Currcnt State is Success State! The

is Successed!

m The phy syncllronization s乜t噼machine state is success s协te

cu删1inc daterateis:1228Mbps
is:480Kbps! //c&M通道速率已经修改

111e hmcRate

TheⅥ:11dOrhlf0‘s message is
The The

V醯dorInfo’s

vend幽[0]message
v∞dorInfo【2】message Vendorblf0[3】message

is

170

V∞dorInfo‘s vetldorhlfo[1]message

is: 234 is: 233 is is 170 170

neⅥmdo血f0’s
The

V曲do血fo’s

TheⅥmdodnf0‘s

V∞do血fo[4】nl髂sage

5、厂商定制信息修改
WhichⅥ∞dor hf0 you
want to chang《O—4):1

Please set value for yoI】r selecte‘l

vcmdo“O、255):234

,/设置厂商定制信息

74

附录;应用评估运行结果

——×DTFO>:Yn hvc

set 234矗af

n罅v印dor



P瑚sAnyKeyto幽oR№.qt&tQ’幻End也ePro鲫
Which V醯dor h面y∞w缸t
to

chang印 ̄4):2

P1ea∞set value蠡Ⅱyol|r selected V两dor(O—255):233

一<矾FO>:Ybu have

set 233蠡”n”wndor

21

№s舡y脚to删妇oR嗡s嫩’Q。toEnd船姆s


——一—-<ⅨFO>:Linl(脚work
——一—<NFO>:ne
The

nomlally!

Startup Machine is Successed!

Cu删Statc

is Succ豁s State!

n峙The phy synchroniz撕∞s组士Ils

ne删nne№raleis:614Mbps
The 11dlcRate

m烛State

is

Suc∞鼹S诅te!

is:240Kbps

1kⅧdorhlfo’s V∞d0血f0【o]m龉sage is:170
The

vendor嘶fs v∞do血fo【1】m鼯sage is:234
is:233 is:170

//厂商定制信息已经修改
//厂商定制信息已经修改

1k V曲dorh幽’s v∞d叫nfo【2]m髓sage
The

V醯dorInfo。s、啪dorhlfo[3】m嚣sage

T1砖Ⅵmdor嘶ts v∞dorhf0[4】m嚣sage is:170


75

堕墨:壁旦堡笪里堑丝墨

6、检测超帧信息

…——一(D畸FO>:The
T1le The 111e The

Hyp忸Framc’s

message一一
‰∞8.5)
47 v1.O

Hyper胁me’s s扭曲归message is:

//超f赜起始位 ∥超帧号

砀e HyperFramels缸meNu劬er message is:

Hyp葩1m雠’s vefsion腓ssage is:

//朊本信息
//C&M通道速率
//链路状态信息 //厂商定制信息 //厂商定制信息 //厂商定制信息

HyperF啪e’s hdlc

ratc

message is:

240kb鹏.
0,【1 170 170 170 170 170

HypcdH舳e-s linkmf0 message is:
is: is: is:

nle HypefF『ame’s vendorbfb[O]message is:

1kHyperFraITle’s velldonnfo[1]message
The HyperFrame’s The

vcndo山fo[2]message

Hyp酐rame’s vcndorh血[3]mcssage

/圹商定制信息
//厂商定制信息

………一.<玳FO>:The HyperFr锄e’s
1k HyperFrame’s
The

而e HyperFrame’s哪dorhlfo[4】message is:

messagc……
0)【bc(k28.5)
is:48 V1.O

Hyp舳e‘s行啪eNun岫message
ve瑙ion message is:

sta“Byte message is:

n把HyperFrame’s
111e

HyperFrame’s枷c rate m酷sage is:

240kb肭.
0)【l 170 17D 170

The HyplerFfa】∞e’s l主王ll(IⅡfo message is: The

Hyper胁me‘s veIldo血fo【0】message is:

The HyperFraIne’s The HyperFrame’s The HyperFrame’s 11le

vendo蛐【1]mes鼢ge
vendoIhf0[2】message v∞dorInfb[3]mcs鼹ge

is: is:

is:170 is: 1 70

HyperFr枷e。s vendorhf0【4】message
<INFO>:The

H)’efFI锄ne’s

m髓sage……~
0xb《k28,5)
49 v1.O

nle
The

HyperFrame’s st8rtByte message is:

HyperFr锄e’s触meNu“lber message is:

The HyperFraIne。s Version message is: The HyperFrame’s

MIc rate

rnessage is:

240kbi以.

76

附录;应用评估运行结果

The

Hyp日蜀彻皑s V∞do血fo[2】m酷sage

is:

170

———————删>:n嵋Hyp酬胁mek m髂sage…————
n岵Hyp耐FrameIs栅),te嬲强ge
The

TheHyp啊Fr锄e‘sV∞d0血fo[4】I琳ssageis:

170

is:0】【bc0(28.5)
50 v1.0

Hyp盯FralIle’s加meNurnber

皿e

Hyp栅e’s

mcssage is:

v∞ion m%sage is

11le HyperFrame’s hdlc rate m鼯sage is:

240kbi如.
Oxl 170

m Hyp酬F删m’s lin】(mfo珊嚣鼢ge is:
The

Hyp慑恃锄e售V∞do血fo【o】m鹊sage is:

n”It灌erFralne’s v∞dormfo【2]m∞sage

is:

170

…-.<NFO>:111e
The The

111e

Hyp矗Fmm’s V∞dor埘o【3】m髂sage缸170 Hyp酬Fmm’s V∞d 0r:蛐【4]m黯sage is:170 Hyp硎砸Inle’s

m%sage——…
is:51 v1.O

HyperFr卸∥s sta埘;ytc m韶sage is:Oxbc(k28.5)

1k

Hyper】油mk曲mcN咖message
rate

n砖Hyp酬Framels Mlc
11le

me鼹age is:

24mfb肭.
0x1 is: 170 170 170 170

Hyp酬FraⅡ埠‘s

ljnkhlfo m韶鼢ge is:

n峙Hyp盯FrameIs
111e The

V∞do血fo【o】m船sagc

H)供晒rame’s vendorhf0[1]m∞sage

is:

Hyp耐h耐s V∞d耐nfb[2】m酷sage is:
is: 170

n圯Hyp酬Fr铷∞一s v∞dorInfo[3】m部sage
The

Hyp盯F如nc‘s

V∞d蛐【4]nmsage纽

附录:应用评估运行结果

7、检测链路误码
1 hme:

——<矾FO>:ne跳n ofme 2妇
———-<矾F(》:11”矾nn

CPIu Link

ky盯E删is O

of吐le C辨U Link Lay贫Error is O

3在me

…一<NFO>:The娜n
4bme:

of吐le CPRJ Link Layer EnDr is O

一——<INFo>:The

sIlrn oftlle

CPⅪLink

Laycr E仃or is O

5time

…一一<矾Fo>:111e s呦of出e
8、IQ通道检测

CPRJ Link Layer

E肿r

is O

The

OIQchannelE仃0rcol】nt=3

The 1

IQCh釉elErrorCalInt=3; IQcllmelEⅡmCount=3;
IQ(=llannelE丌orCount=3;

111e 3

The4IQChannelErrorColInt=3
The 5

附录:应用评估运行结果

2dme:

3缸me:

1kOIQChmelErrorCo∞t=3

4吐Ine:

5廿me:

The 1

IQChannelErrorCoum==3

附录:应用评估运行结果

9、检测HDLC通道信息
¨’‘+++++P1e拈e
choose

ifscl几00p(O

or

1):+’¨+++‘+‘

…—-<Infp:HDLc
Press Any K-ey t0 contimle….. 4++++4The

WHte剃on is血曲ed!

Pl哪e wait mc HDLc receiVe ill姗upt!

Device/d训lmc—re han棚e tlle HDLC iIlteInIpt一》//打印接收到的HDLc信息内容
60

鼬∞iVeHDLCDa忸l∞gmis
The receive HDLC Data is:

Ox丘髓D0
Ox筇旺m1

o】曲髓D2
Ox髓瞵03

Ox衄04
Ox霞嘲5
Ox任嘧06

0x茄脚7 Ox伍脚8 Ox岔脚9 Ox盘脚a
O)【]睫嘲b
Ox饪髓oc
Ox丘茄鼠旧

Ox伍瞬oe
80

附录:应用评估运行结果

““””EIId n地珀)LC锄[ernIpt h蛆dle!!!”””

10、模式修改
Ple雒e choo∞吐蟛Mode

tlIaty∞want

t0

us《1 ̄2)

1:IQMode

YiⅢchoiceis:l

—×唧>:mMode妇gehas劬hedl

81

攻读硕士期间发表的论文和参加的项目

攻读硕士期间发表的论文和参加的项目
发表论文 [1]

夏海山,裴文江,基于GPS GPRS车辆监控终端的实现,第21届南京地区研究生通信年会论
文集,page(s):629_632,2006.12

参加项目

[1]2004.9-2005.1参与国人通信公司合作项目“无线接入控制器”研发,参与整体方案的研究与
确定,模块动态加载,ARP协议实现,接入控制,vLAN等设计和实现_[作。 [2]2005.2—2005 9参与通用公共无线接口(CPRj)的研发工作,负责Altera方案的仿真、评估与 实现,并完成测试工作。 [3]2005.10—2007.3

参与VO口mPBx,口话机终端,综合接入设备认D的研究开发工作。


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